首先考虑过孔stub的影响，分别仿真10mil stub，6mil stub，3mil stub以及无stub四种情况，观察insertion loss/ return loss/TDR Impedance profile、crosstalk四个参数对比情况。

仿真对比结果如下：

其次，考虑钻孔直径/焊盘尺寸/反焊盘尺寸这三个参数对结果的影响

结果显示优化过孔焊盘尺寸和反焊盘尺寸对提升过孔的表现至关重要。

最后是改变BGA区域的线宽线距来评估对信号完整性的影响

在PCIe7.0的链路中远端串扰的控制非常重要，必须重视CPU的pin fields区域和breakout区域，其中一种方法就是减小线宽和对内间距来增加对间间距。通过将3/3/3 mil（width/spacing/width）设计修改为2/2/2 mil（width/spacing/width）设计，可以获得额外的3mil间距。这3mil间距可以均匀分布在差分对的两侧，也可以分配在一侧。

仿真结果显示，2/2/2 mil设计可以显著降低远端串扰。

基于这项研究，如果能够实现更小的走线几何尺寸，那么在经过串扰优化的BGA布局中，通过对信号走线和接地过孔之间的走线进行偏移处理，可显著降低串扰，降幅达 7 - 8 dB。这将有助于解决运行速度达 128 Gbps 及以上的高速通道设计中的一个关键瓶颈问题。

要在铜通道上逐步推进并实现 PCIe 7.0 互连解决方案，就需要对链路中的所有要素进行全面优化，以满足标准中设定的电气要求。为满足严苛的信噪比（SNR）要求，必须妥善管控关键噪声源，如串扰和反射。

为最大程度减少引脚区域的串扰，包括走线与过孔之间以及走线通过过孔隔离盘在布线层之间的耦合，更窄的走线几何尺寸必不可少。优先采用更小的线对间距，如 2 密耳，这一点至关重要，因为减小间距不仅有助于增加线对与附近过孔结构之间的距离，还能增强线对内部的耦合，从而提高抗串扰能力。此外，优选具备 2 密耳更细走线宽度的加工能力。可能需要对走线宽度进行精细调整，以达到期望的阻抗目标。

需要采用更小的过孔堆叠几何尺寸来减少串扰，并提高过孔阻抗调节能力。优先考虑反焊盘和过孔焊盘的尺寸至关重要。减小反焊盘尺寸可以减轻CPU引脚区域的 “瑞士奶酪” 效应，即减少通过反焊盘的场泄漏，并最大限度减少在这些空隙上进行布线的情况，尤其是在考虑制造公差时。然而，减小钻孔尺寸并不总是能让整个过孔结构实现更好的阻抗匹配。虽然在 PCB 制造中，减小反焊盘和过孔焊盘的尺寸通常伴随着更小的钻孔尺寸，但从信号完整性的角度来看，钻孔尺寸无需随着过孔焊盘和空隙尺寸的减小而成比例缩小。

将stub长度从 6 密耳减至 3 密耳，在信号完整性方面有显著益处，与将stub长度从 10 密耳减至 6 密耳的效果相当。但对于 PCIe 7.0 而言，stub长度小于 3 密耳后，收益会迅速降低。