1. 准备好verilog文件。并且准备一份.vc文件，将所有的verilog file的路径全部写在里面。
2. 将verilog顶层导入到virtuoso中：
注意.v只要引入顶层即可。不需要全部引入。实际上顶层里面只要包含端口即可，即便是空的也没事。
引入时会报warning，大意是顶层中的一些模块无法建立symbol，不需要care。
2. 在virtuoso中按照analog的方式，建立testbench的schematic，引入analog模块、数字模块，以及其他仿真激励。
3. 然后，新建cell---->config
在config中找到数字模块，选择Mark as External HDL Text(AMS UNL only)
当内部有不止一个数字模块时，可以一一将模块设定为Mark as External HDL Text(AMS UNL only)
4. 启动ADE Explorer
首先，确保采用AMS仿真
其次，将.vc文件引入ADE中
根据项目需要，配置Connect Rules
直接配置具体电压值
也可将输出逻辑1配置为某net电压
配置simvision交互模式
根据需要选择save out
5. 点击开始仿真。耐心等待，系统会启动simvision。其实仿真并未真正开始，直到弹出simvision界面。在该界面中点击开始仿真。仿真才真正开始。
6. 在simvision中选择数模信号进行查看。
7. 修改激励或设计，重新仿真。需要关闭SimVision
然后重启在ADE explorer界面里面启动仿真。
