【【萌新编写risc-v之软件的学习使用】】

萌新编写risc-v软件的学习使用

对于vscode我其实没什么好说的就是先配置好环境
其实vscde作为一个编译器的软件其实并不需要指望能往里面加载多少功能我们需要做的就是赋予编辑器更好用的功能和体验
有些人会在vscode里面甚至加入波形仿真我觉得不如交给 vivado来用
在vscode里面需要完成的通过暂时的设计综合确认部分的正确
设计综合
比如我写了一个非常简单的代码

module gates2(  input  a,input  b, output[5:0] y );assign y[0] = a & b ; assign y[1] =~( a & b );assign y[2] = a | b ; assign y[3] = ~(a | b) ;assign y[4] = a ^ b ;assign y[5] = a ~^ b ;endmodule

在这里插入图片描述

其实看个大概就能看出对不对了
专业的事情交给专业的人
对于设计综合写好部分 RTL代码之后在 vivado上采取的就是先综合看看是否能将RTL级的代码推演生成至网表文件
我们现在讲述一个概念叫设计综合
综合的过程就是将行为级或RTL级的设计描述和原理图等设计输入转换成由与门，或门非门 RAM和触发器等基本逻辑单元组成的逻辑连接的过程，并将RTL级推演的网表文件映射到FPGA器件的原语，生成综合的网表文件。
先在专用编辑器里面写一段垃圾代码

module gates2(  input  a,input  b, output[5:0] y
);
assign y[0] = a & b ;
assign y[1] =~( a & b );
assign y[2] = a | b ;
assign y[3] = ~(a | b) ;
assign y[4] = a ^ b ;
assign y[5] = a ~^ b ;
endmodule

在这里插入图片描述

综合一下
综合完成之后我们可以点击
RTL ANALYSIS
下属的Schematic 显示出完整的电路表示图像

生成的是RTL级的代码

简单代码下的RTL电路图如图所示
在这里插入图片描述

这是在SYNTHESIS 下点击电路图出现的Schematic
感觉是和上面的图案有些许同这是电路图形式的综合
下面讲述testbench 的使用和实现
有点抽象的是我忘记怎么用VScode完成例化操作了

我们按照在输入框里的输入就行了
一键用Vscode例化和 testbench 都行
在这里插入图片描述