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- 示例 #1
- 示例 #2
- 示例 #3
Verilog是一种硬件描述语言(HDL),用于设计数字电路和系统。统一、良好的代码编写风格,可以提高代码的可维护性和可读性。
同样的功能,不同的Verilog 编码风格也会对综合过程产生重大影响,在综合的过程中,Verilog 代码被转换为门级电路,不同的代码风格,综合出的电路可能是不同的,对应资源的占用和功耗也会有差异。
下面以一个模3计数器为例,演示3种不同写法对综合后电路的影响。
示例 #1
module cntr_mod3 (//Inputsinput clk, input rstn, //Outputsoutput reg [1:0] out,
);always @(posedge clk) beginif ((!rstn) | (out[1] & out[0]))out <= 0;elseout <= out + 1;
endendmodule
综合出的电路如下图所示,三个基本的门电路:
示例 #2
module cntr_mod3(//Inputsinput clk, input rstn, //Outputsoutput reg [1:0] out
);always @(posedge clk) beginif (!rstn)out <= 0;else beginif (out == 3)out <= 0;elseout <= out + 1;end
endendmodule
综合出了两个选择器和一个加法器,相比于前一种写法将会占用更多的资源。
示例 #3
module cntr_mod3(//Inputsinput clk, input rstn, //Outputsoutput reg [1:0] out
);always @(posedge clk) beginif (!rstn)out <= 0;else beginif (&out)out <= 0;elseout <= out + 1;end
endendmodule
相比于上一个写法,少了一个选择器。