8通道半双工M-LVDS线路收发器

特性

• 低压差分30欧姆至55欧姆线路驱动器和接收器，支持信号速率高达250 Mbps；时钟频率高达125 MHz

• 满足或超过M-LVDS标准TIA/EIA-899多点数据交换规范

• 受控驱动器输出电压转换时间，提高信号质量

• -1V至3.4V共模电压范围允许在2V地噪声下进行数据传输

• 当驱动器禁用或VCC ≤ 1.5V时，总线引脚为高阻态

• 每个驱动器独立使能

• 总线引脚ESD保护超过8 kV

• 64-Pin TSSOP封装

• M-LVDS总线上电/下电无毛刺

• 驱动器逻辑输入和接收器逻辑输出在独立的引脚上，而不像某些收发器设计中那样被连接在一起

• 驱动器具有独立的使能引脚（DE），而接收器通过全局使能引脚（$\overline{RE}$）启用。这种将逻辑输入、逻辑输出和使能引脚分开的设计可以支持在发送的同时进行监听操作。

• 该器件的工作温度范围为-40°C到85°C。

电气范围

D, DE, $\overline{RE}$输入电压范围：-0.5-4V
A,B输入电压范围：-1.8-4V
R输出电压范围：-0.3-4V
A，B输出电压范围：-1.8-4V

推荐运行环境

	Min	Type	Max	单位
$V_{CC}$	3	3.3	3.6	V
$V_{IH}$	2		$V_{CC}$	V
$V_{IL}$	GND		0.8	V
$V_{ID}$差分电压的幅度	0.05		$V_{CC}$	V

功耗

$V_{CC}=3.3V$时，477mW。
$V_{CC}=3.6V$时，854mW。

Jitter

驱动端：200 Mbps时，峰峰值190ps。
接收端：200 Mbps时，峰峰值720ps。

接收端

由A和B引脚输入差分信号，R引脚将其转换为单端信号。

Input $V_{ID}=V_A-V_B$	$\overline{RE}$	Output
≥50mV	L	H
≤-50mV	L	L
X	H	Z
X	Open	Z
Open	L	?

驱动端

FPGA输出的信号由D引脚输入，并将其转换为差分信号从A、B输出。

Input D$	$\overline{DE}$	Output A	Output B
L	H	L	H
H	H	H	L
Open	H	L	H
X	Open	Z	Z
X	L	Z	Z