文章目录
- 一、问题描述
- 二、verilog源码
- 三、仿真结果
一、问题描述
本节学习如何下图中的锁存器电路。
注意图中电路是锁存器，因此quartus会警告说推导出一个锁存器。
模块声明
module top_module (
input d,
input ena,
output q);
思路：
锁存器是一种对脉冲电平敏感的存储单元电路，它们可以在特定输入脉冲电平作用下改变状态。 锁存，就是把信号暂存以维持某种电平状态。 锁存器是利用电平控制数据的输入，它包括不带使能控制的锁存器和带使能控制的锁存器。
二、verilog源码
module top_module(input d, input ena,output q
