【硬件测试】基于FPGA的BPSK+帧同步系统开发与硬件片内测试,包含高斯信道,误码统计,可设置SNR

1.硬件片内测试效果

2.算法涉及理论知识概要

2.1 bpsk

2.2 帧同步

3.Verilog核心程序

4.开发板使用说明和如何移植不同的开发板

5.完整算法代码文件获得

1.硬件片内测试效果

本文是之前写的文章

《基于FPGA的BPSK+帧同步系统verilog开发,包含testbench,高斯信道,误码统计,可设置SNR》

的硬件测试版本。

在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。

硬件ila测试结果如下：（完整代码运行后无水印）：

vio设置SNR=15db

vio设置SNR=5db

硬件测试操作步骤可参考程序配套的操作视频。

2.算法涉及理论知识概要

2.1 bpsk

BPSK信号与2ASK信号的时域表达式在形式上是完全相同的，所不同的只是两者基带信号s(t)的构成，一个由双极性NRZ码组成，另一个由单极性NRZ码组成。因此，求BPSK信号的功率谱密度时，也可采用与求2ASK信号功率谱密度相同的方法。
（1）当双极性基带信号以相等的概率（p=1/2）出现时，BPSK信号的功率谱仅由连续谱组成。BPSK信号的功率谱由连续谱和离散谱两部分组成。其中，连续谱取决于数字基带信号s(t)经线性调制后的双边带谱，而离散谱则由载波分量确定。
（2）BPSK的连续谱部分与2ASK信号的连续谱基本相同（仅差一个常数因子）。因此，BPSK信号的带宽、频带利用率也与2ASK信号的相同。
在数字调制中，BPSK（后面将会看到2DPSK也同样）的频谱特性与2ASK十分相似。相位调制和频率调制一样，本质上是一种非线性调制，但在数字调相中，由于表征信息的相位变化只有有限的离散取值，因此，可以把相位变化归结为幅度变化。这样一来，数字调相同线性调制的数字调幅就联系起来了，为此可以把数字调相信号当作线性调制信号来处理了。但是不能把上述概念推广到所有调相信号中去。
BPSK (Binary Phase Shift Keying)-------二进制相移键控。是把模拟信号转换成数据值的转换方式之一，利用偏离相位的复数波浪组合来表现信息键控移相方式。BPSK使用了基准的正弦波和相位反转的波浪，使一方为0，另一方为1，从而可以同时传送接受2值(1比特)的信息。

由于最单纯的键控移相方式虽抗噪音较强但传送效率差，所以常常使用利用4个相位的QPSK和利用8个相位的BPSK。

二进制相移键控（BPSK）信号进行相干解调的系统，其包括：用于从所述BPSK信号中恢复出频率为2F的载波信号（C）的装置；用于将频率为2F的所述信号注入到注入锁定振荡器（ILO）中的装置，该注入锁定振荡器的固有谐振频率为f[r]，该f[r]大致等于f，该注入锁定振荡器提供用于恢复具有（θ[e]－k）/2相移的原始载波的差分输出（o[p]、o[n]）信号，其中θ=arcsin[（f[r]－r）/αA[i]f]，其中α和k是取决于所述注入锁定振荡器（ILO）中的主要非线性的类型的参数，而A[i]是所恢复的频率为2f的载波信号的幅值，以及用于将所述差分输出（o[p]、o[n]）信号与所述输入BPSK信号的副本进行组合，以产生解调信号（DEMOD）的装置。

2.2 帧同步

在数字通信中，信息通常是以帧为单位进行组织和传输的。帧同步的目的是确定每一帧的起始位置，以便接收端能够正确地解调出每帧中的数据。

设发送的帧结构为：帧同步码 + 信息码元序列。帧同步码是具有特定规律的码序列，用于接收端识别帧的起始。

帧同步的过程就是在接收序列中寻找与帧同步码匹配的位置，一旦找到匹配位置，就确定了帧的起始位置，后续的码元就可以按照帧结构进行正确的划分和处理。

本地同步码的生成

相关运算

判决与同步确定

3.Verilog核心程序

 
wire [1:0]o_msg;//产生模拟测试数据
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg)
);//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk),                // input wire clk.probe_out0(o_SNR)  // output wire [7 : 0] probe_out0
);wire signed[15:0]o_fir;
wire signed[15:0]o_carrier;
wire signed[31:0]o_mod;
wire signed[15:0]o_modn;
wire signed[15:0]o_carrier_local;
wire signed[31:0]o_dw;
wire signed[31:0]o_demod ;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num; 
wire  o_bits;
wire [1:0]o_bits_data;
wire [1:0]o_bits_head;
wire [7:0]o_peak;
wire  o_en_data;
wire  o_en_pn;
wire  o_frame_start; BPSK uut(
.i_clk(i_clk),
.i_rst(~i_rst),
.i_bits(o_msg),
.i_SNR(o_SNR),
.o_fir(o_fir),
.o_carrier(o_carrier),
.o_mod(o_mod),
.o_modn(o_modn),
.o_carrier_local(o_carrier_local),
.o_dw(o_dw),
.o_demod(o_demod),
.o_bits          (o_bits),
.o_bits_data     (o_bits_data),
.o_bits_head     (o_bits_head),
.o_peak          (o_peak),
.o_en_data       (o_en_data),
.o_en_pn         (o_en_pn),
.o_frame_start   (o_frame_start),
.o_error_num     (o_error_num),
.o_total_num     (o_total_num)
);wire signed[15:0]o_mod2=o_mod[21:6];
wire signed[15:0]o_demod2=o_demod[23:8];//ila篇内测试分析模块
ila_0 ila_u (.clk(i_clk), // input wire clk.probe0({ o_msg,o_SNR,//10o_fir,o_mod2,o_modn,o_demod2,//80o_bits_data,o_bits_head,o_peak,o_en_data,o_en_pn,//14o_error_num[19:0],o_total_num[23:0]//44}));	 endmodule
0sj_052m