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描述
输入描述:
输出描述:
参考代码
描述
请用Verilog实现4位约翰逊计数器(扭环形计数器),计数器的循环状态如下。
电路的接口如下图所示。
输入描述:
input clk ,
input rst_n
输出描述:
output reg [3:0] Q
参考代码
`timescale 1ns/1nsmodule JC_counter(input clk ,input rst_n,output reg [3:0] Q
);always@(posedge clk or negedge rst_n)beginif(!rst_n) Q <= 'd0;else if(!Q[0]) Q <= {1'b1, Q[3 : 1]};else Q <= {1'b0, Q[3 : 1]};end
endmodule