术语定义(Terms and Definitions)

• 结构描述(Structural Modeling)
  • 用门及门的连接描述器件的功能
• 基本单元(primitives原语)
  • Verilog语言已定义的具有简单逻辑功能的功能模型(models)

结构描述

• 结构描述等价于逻辑图，它们都是连接简单元件来构成更为复杂的元件;Verilog使用其连接特性完成简单元件的连接;

• 在描述中使用元件时,通过建立这些元件的实例来完成;

• 上面的例子中MUX是没有反馈的组合电路，使用中间或内部信号将门连接起来;描述中忽略了门的实例名，并且同一种门的所有实例可以在一个语句中实例化;

• 上面的锁存器(latch)是一个时序元件，其输出反馈到输入上;它没有使用任何内部信号;它使用了实例名并且对两个nor门使用了分开的实例化语句;

Verilog基本单元(primitives原语)

Verilog基本单元提供基本的逻辑功能，也就是说这些逻辑功能是预定义的，用户不需要再定义这些基本功能;

基本单元是Verilog开发库的一部分，大多数ASIC和FPGA元件库是用这些基本单元开发的，基本单元库是自下而上设计方法的一部分;