设计思路：先一个半加器和一个或门，每两个半加器构成一个全加器，每四个全加器组成一个4位全加器，再将这4个4位全加器依次相连组成一个16位二进制全加器。
半加器的逻辑表达式：sum=A+B; cout=AB;
半加器的真值表

全加器的逻辑表达式：temp=A^B; c1=A&B; sum=temp^cout; c2=temp&cout; COUT=c1+c2;
①半加器模块
module adder_half(input wire a,input wire b,output reg sum,output reg cout );
always @()
begin
sum = a ^ b;//半加器加和计算
cout = a & b;//半加器进位信号的计算
endmodule
②或门模块
module or_gate(input wire a, input wire b,output reg y);
always @()
y = a | b;//或门
endmodule

需要完整课程报告和完整verilog代码：https://download.csdn.net/download/m0_54748666/90162016