0. 前言

  未来将会不定时更新PLL相关的文章，主要目的是作为个人的学习笔记，关于锁相环的基础，可以参考《模拟CMOS集成电路设计_Behzad Razavi》后面几章的内容，下面的文章主要参考书籍是的英文书籍《DESIGN OF CMOS PHASE‑LOCKED LOOPS_Behzad Razavi》,个人认为本书是一本很好的教材。

相位噪声分析是振荡器设计中关键的步骤，本文为入门内容，随笔。

1.环形振荡器中的噪声

1.1数学分析

  最简单的环形振荡器由多级反相器构成，信号通过反相器后会发生延迟，多级反相器共同构成“延迟线”，如图1.1所示，以加性噪声为例，对环振的相位噪声分析。

  当信号通过延迟线时，信号的跳变沿经历每一级反相器都会受到“污染”；环形振荡器，震荡信号的跳变沿会在环路中循环，进而跳变沿的抖动会无限积累，如图所示

  图1.3是一个由三级反相器组成的环振，每一级INV的延迟时间为 $T_D$，信号通过三级INV经历延迟时间$T_{DL}=3T_D$，此时信号相位 $180°$，一个完整的周期，其相移应该达到360°，很明显该振荡器的震荡周期$T_0=2T_{DL}=6T_D$。一般来说，振荡器中的反向级，总为奇数。

  将一个小的恒定相位添加到延迟线的输出，如图1.3（b），仍然需满足从A->B的相移达到 $\pi$，则必须有

  其中$T_{osc}=1/f_{osc}$，又因为$T_{D}L=T_0/2=1/(2f_0)$，所以电路的震荡频率改变，新的振荡频率$f_{osc}$可以表示为

  从式（1.2）中得到一个重要的结论，相位噪声的加入，会使震荡频率偏移$f_0{\phi }_1/\pi$，该结论适用于大信号与小信号。对式（1.2）进行绘制，如图1.4

  如果附加相位 ${\phi }_1$ 变化，则延迟线相移将会在如图1.4所示的特性上移动，以满足整体相移要求。即，附加相位 ${\phi }_1$ 越大，震荡频率越低。开环相位噪声，转化成闭环频率噪声，振荡器输出的“过剩相位”可以表示为频率噪声在时间上的积分（开环相位噪声）

  因此根据震荡器的传输函数$H(s)=1/s$（积分器），可以得出

  根据式（1.4）可以得出一个结论“振荡频率为f_0的环形振荡器的相位噪声，等于其开环电路的相位噪声乘以“成形函数”$[f_0/(\pi f){]}^2$”。此结论适用于线性/非线性电路，如图1.5所示

2.环形振荡器设计

  在环形振荡器设计过程中，应优先选择最小尺寸的器件和最小级数(除非为了满足某些指标)，以三级INV设计为例，如图2.1所示

  在每次INV状态切换时，总会有一个$I_{DD}$的peak，所以对于震荡频率$f_0$的环振，其中$I_{DD}$的频率为$3f_0$。

  影响振荡频率的因素有：
  （a）互连线电容
  （b）下一级电路的输入电容
  （c）本级电路的输出电容和传播延迟
  （d）Corner变化。

  如果PMOS和NMOS强度不同，那么波形上升和下降时间将会出现差异，表现为波形不对称，如图所示

  三级振荡器功耗可以表示为

  其中$C_{tot}$表示从单个节点到ac地的总电容。

3调整振荡频率

  对振荡频率进行调整，常用的方法有
  （1）增加节点电容；
  （2）增加反相器级数；
  （3）增加晶体管尺寸；
  （4）采用分频器；
  其中，改变节点电容是改变频率最有效的方法，因为振荡频率与节点总电容呈反比。

  根据式（3.1），理想情况下，振荡器总功耗与反相器级数$N$无关。

4.相位噪声的一些讨论

4.1噪声和功耗折中

  相位噪声与功耗折中。如图4.1(a)，将在$f_0$下运行的两个名义上相同的振荡器的输出电压相加

  将其归一化，其中两个振荡器的噪声谱密度相同，则有$({\phi }_{n1}+{\phi }_{n2})/2$，进而得到

  得到结论“功率耗散的加倍，整个相位噪声频谱被减半（理想）”。
  另一个比较好的方法是线性缩放，如图4.1(b)，确保输出摆幅不变，$LC$ 和 $RC$乘积不变，这样两种等效电路的振荡周期和输出摆幅几乎不变，很明显，输出噪声电流加倍，但是阻抗的平方减小了四倍，结果输出噪声谱密度减半。“振荡器应用线性缩放是常用的优化方法”。

4.2转角频率

  通过上式可知，转角频率随N的增大而降低


  可以通过FOM值对四种频率调整方法进行比较。

5实现频率调谐

内容略多，略
大概就是关注，PVT、KVCO与噪声、调谐线性度、离散调谐注意一些细节、数字离散调谐$D_{out}$搜索逻辑、几种调谐的方式等。