一、产品概述

      基于CPCI结构完成40路AD输入，30路DA输出的信号处理平台，处理平台采用双DSP+FPGA的结构，DSP采用TI公司新一代DSP TMS320C6678，FPGA采用Xilinx V5 5VLX110T-1FF1136芯片，设计尽量采用工业级芯片。该方案描述了技术要求，硬件设计、软件设计方案。提出任务的质量保证与控制要求、验收与交付要求。

    1、标准6U cPCI 板卡结构。

    2 采用双DSP，TMS320C6678，实现各8核，1.25GMHz的快速数据处理。

    3、采用FPGA实现AD，DA数据收发，并与DSP进行传输。

    4、DA: 不少于30路，±10V，16位，建立时间约0.01mS；

    5、AD：不少于40通道，±10V， 16位，采样速率8kHz;

    6、开发工具CCS：用户在此开发工具上可使用标准的C（或C++）对于全部资源进行操作和信号处理（DSP）等

    7、工作环境：工业级应用

二、处理板硬件

三、底层软件开发

3.1 DSP底层程序设计

      DSP 程序采用CCS4.0以上版本进行编译，程序包括几部分：

    A、DDR2驱动

实现DDR2的寄存器访问和设置，配置DDR2的接口参数，实现数据的访问，同时测试DDR2的空间是否有误码数据，全部空间进行测试。

    B、 Flash驱动

实现Flash空间的擦除，写数。此部分还包括EMIF接口的配置。

    C、 Boot引导程序，实现DSP程序的二次加载，实现简单程序的加载成功。

    D、 RapidIO驱动，实现两个DSP之间的RapidIO收发数据，分别做主从，采用DMA和中断方式，实现两路数据的交互。

    E、 多核工作，实现8核CPU的共享内存，并把数据分别传送给8个CPU同时处理。

    F、 PCIe 驱动，PCIe驱动要结合FPGA程序进行调试，DSP端实现PCIe的DMA ，中断传输，能正确读FPGA中的FIFO和寄存器数据，能正确写FPGA中的FIFO和寄存器数据。

    G、 以太网程序，DSP通过以太网接口，利用TI的测试例子程序，实现数据的回环测试，保证硬件链接可靠。

3.2 FPGA 程序设计

 FPGA程序主要包含：

    A、 AD，DA参数的配置，通过SPI接口配置寄存器参数，实现AD、DA工作在合理的状态

    B、DDR2的控制和访问，FPGA实现DDR2芯片的控制，数据的读写，实现AD，DA通道数据的缓存。

    C、 PCIe接口，PCIe接口与DSP互联，实现X2模式访问，可以实现AD，DA数据的交互，寄存器的访问，实现DMA和中断方式。

    D、光纤驱动，实现四路的光纤采用RocketIO协议实现数据的收发。

3.3 应用测试程序

  应用测试程序主要测试数据流如下：

  （1） 40路AD，进入FPGA，通过PCIe同时进入两个DSP，做简单的缓存，通过RapidIO进入另外一个DSP，并通过网络发送到客户端进入PC机，缓存显示。

    (2)  AD 数据通过光纤SFP 发送出，并回环进入到另外两个SFP，并通过DA输出。

  （3） 在DSP中的AD数据，同时通过PCIe发送到FPGA，通过DA输出。

  （4） 在该数据流中，AD的数据复用后分成3个通道分别进入到两个DSP和光纤。

  （5） 两个DSP，和光纤过来的数据，进行三选一，同时给24路DA。

  （6）FPGA上的DDR2　主要做备份，可能在FPGA中做预处理的时候要用上，在模块测试中已经完成。

四、基于Labview的监客户端软件开发

4.1 软件界面