【RISC-V】站在巨人的肩膀上——看开源芯片、软件生态、与先进计算/人工智能/安全的结合

- 会议议程
- 前言
- - 开源处理器芯片的机遇与挑战，孙凝晖，中国工程院院士
  - RISC-V原生基础软件栈，武延军，中国科学院软件研究所
  - RISC-V推动新型架构创新，孟建熠，浙江大学
- 专题一：开源芯片
- - 开源高性能 RISC-V 处理器核香山开发实践，包云岗，香山团队
  - RISC-V敏捷设计与验证，张旭，英特尔中国研究院
- 专题二：RISC-V软件生态
- - 编译在新型应用发展下的潜力，崔慧敏，中国科学院计算技术研究所
- 专题三：RISC-V与先进计算
- - 基于RISC-V的后量子密码芯片设计，刘冬生，华中科技大学
  - 存算一体集成芯片，刘琦，复旦大学
  - 面向端侧大模型计算的RISC-V矩阵扩展架构，韩军，复旦大学
  - 基于RISC-V的神经网络加速运算算法及处理器结构优化，叶涛，南方科技大学
- 专题四：RISC-V与人工智能
- - RISC-V+AI算力系统软件栈建设，谢涛，北京大学
  - 大模型AI芯片架构探索，郭崎，中国科学院计算技术研究所
- 专题五：RISC-V与安全
- - 处理器侧信道攻击吕勇强清华大学
  - 可信执行环境及关键技术研究，张锋巍，南方科技大学
  - 处理器微处理架构安全，邓舒文，清华大学电子工程系

2024年5月19日，雁栖青年论坛 RISC-V生态专题论坛。
站得高，才能看得远，学习前沿知识，用于今后职业发展的方向指导。

会议议程

在这里插入图片描述

前言

开源处理器芯片的机遇与挑战，孙凝晖，中国工程院院士

b站视频传送门：开源处理器芯片的机遇与挑战，孙凝晖，中国工程院院士

大模型训练、数据中心（万亿参数）

RISC-V原生基础软件栈，武延军，中国科学院软件研究所

b站视频传送门：RISC-V原生基础软件栈，武延军，中国科学院软件研究所

RISC-V推动新型架构创新，孟建熠，浙江大学

RISC-V推动新型架构创新，孟建熠，浙江大学

专题一：开源芯片

开源高性能 RISC-V 处理器核香山开发实践，包云岗，香山团队

开源高性能 RISC-V 处理器核香山开发实践，包云岗，香山团队

RISC-V敏捷设计与验证，张旭，英特尔中国研究院

b站视频传送门：张旭 RISC-V敏捷开发实验室总监(RADL)英特尔中国研究院首席工程师
内容来自RADL团队任永青，高一川，徐刚，李孟明，程宏

参数化

专题二：RISC-V软件生态

编译在新型应用发展下的潜力，崔慧敏，中国科学院计算技术研究所

b站视频传送门：编译在新型应用发展下的潜力，崔慧敏，研究员(中国科学院计算技术研究所)

TD芯片定义：(GPT4o生成，请注意甄别)

在芯片设计中，TD 文件通常指的是 “Timing Definition” 文件或 “Timing Data” 文件。这些文件在芯片设计和验证过程中起着关键作用。以下是一些有关 TD 文件的详细解释：

什么是 TD 文件？
TD 文件包含关于芯片设计中的时序约束和规范的信息。这些文件用于定义和管理设计中的时序关系，确保芯片在给定的工作频率下能够可靠运行。它们可以包括各种时序约束，如时钟周期、输入输出延迟、路径延迟等。
TD 文件的作用

时序约束：定义芯片中不同模块之间的时序关系，确保信号在正确的时间到达目的地。
时钟定义：指定时钟信号的频率、周期和相位关系。
延迟约束：设置输入输出延迟和路径延迟，确保数据传输在指定时间内完成。
静态时序分析：帮助进行静态时序分析（STA），验证设计在各种工艺、电压和温度（PVT）条件下的时序性能。

TD 文件的内容
TD 文件的具体内容可能会因设计工具和具体设计流程而异，但通常包括以下部分：

时钟定义：定义时钟源、时钟树结构及其频率。
路径约束：定义关键路径及其最大和最小延迟要求。
输入输出约束：设置输入和输出信号的时序要求。
多周期路径：定义那些需要多个时钟周期才能完成的数据路径。
假设路径：标识那些不需要考虑时序约束的路径。

示例
以下是一个简化的 TD 文件示例，使用了常见的时序约束语法：
create_clock -name clk1 -period 10 [get_ports clk1]
set_input_delay -clock clk1 2 [get_ports data_in]
set_output_delay -clock clk1 3 [get_ports data_out]
set_max_delay 5.5 -from [get_ports data_in] -to [get_ports data_out]
create_clock 定义了一个名为 clk1 的时钟，周期为 10 单位时间。
set_input_delay 设置输入端口 data_in 相对于时钟 clk1 的输入延迟为 2 单位时间。
set_output_delay 设置输出端口 data_out 相对于时钟 clk1 的输出延迟为 3 单位时间。
set_max_delay 设置从 data_in 到 data_out 的最大路径延迟为 5.5 单位时间。

工具支持
TD 文件通常与各种电子设计自动化（EDA）工具结合使用，这些工具包括：

静态时序分析工具：如 Synopsys PrimeTime、Cadence Tempus。
综合工具：如 Synopsys Design Compiler、Cadence Genus。
布局布线工具：如 Cadence Innovus、Synopsys IC Compiler。
总结
TD 文件在芯片设计中起着至关重要的作用，通过定义和管理时序约束，确保设计在预期条件下的可靠运行。理解和正确使用 TD 文件是实现高性能和高可靠性芯片设计的关键步骤。