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共20小时。2025.03.08
大部分知识点都比较常见，所以重点学高速信号部分。选择性观看。

一、原理图分析

原理图地址

分析原理图，分页命名。
结合逻辑派G1的文档。学习一下FPGA。
镁光DDR3芯片。地址线与数据线。
SPI-NOR FLASH 加 DDR3 储存芯片。

二、电源分析

画电源树。每个电源需要走多粗的线，打几个过孔，过孔尺寸，以满足载流能力。
新建图页，画电源树。

typec 以及 下载口，输入5V_IN，再经DCDC电路，转其它电压等级，3V3 1V0 1V5

FPGA DDR电压等级低，1V。

分析每个电压等级的电流多大。
看芯片手册，最大输出电流。
但是这里电源芯片输出电流 ，受TYPE的输入电流限制。500ma/900ma 1.5A 3A 三个电压等级。
通过TYPEC的CC端配置电阻，来调整输出电流的等级。

有个电源芯片，TPS51200DRCR，查一下。

三、网表导入

较为简单

四、板框导入

较为简单，导入DXF即可。
注意，导入层改为文档层，方便对板框进行修改。


DXF包含：板子外形，定位孔位置，关键器件的位置，禁布区。
选择文档层的板框，然后转到外形，形成板框。

五、PCB快捷键导入与设置

有个快捷键的.json文件，并且有文档说明，直接在设置中导入即可。
大部分使用单个按键的快捷键，而不是组合按键。

六、模块抓取以及接口器件布局

选中原理图中的电路模块，交叉选择到PCB，然后区域放置器件。

cadence中，在原理图设置room，然后可以按room放置器件。

可以放置矩形框，做好注释，方便查看。
（其实就是cadence的room放置器件）


吸附圆心，精准放置。设置中可以设置吸附对象。
快捷键4，即是根据参考点移动的命令。
结构器件定位时，该命令用的多。

七、模块化布局–预布局（先放各模块中的大器件）

先大器件后小器件。
先放大器件，阻容等小器件后放。
可以打开单个器件的飞线，看看器件的走线方向，走线要顺。大致方向要顺。
只看信号线的飞线杰克， 电源一般打孔，不用看线是否顺。
选中PIN，右键，可赋予网络颜色。
电感是大器件，先放。

1 HDMI模块布局

HDMI布局和布线的要点：
· HDMI接口的位置要根据结构要求放置，若没有特殊要求，放到板边即可。
· 差分线特征阻抗控制在100R，单端线控制在50R.（避免信号反射。）
· ESD器件要靠近HDMI端子放置。
· HDMI的4对差分走线，对内误差<5MIL。组内间距误差<10MIL（等长误差），对其它信号线间距保持15MIL的间距（间距误差），以便减小串扰。
· 临近GND层走线，空间足够时，要对差分线进行包地处理。
· 差分信号尽量做到不打孔换层，若换层，需打上回流地过孔。
ESD器件，不认识的芯片，一定查一下。

2 MCU模块布局

GD32F303CBT6图页。
GD32F303CBT6，三个滤波电容，五个供电的PIN。
提供的快捷键文件，shift + Q，打开单个PIN的飞线。
ESD器件，还是要靠近端子。对外面进行防护。
注意看有源晶振的布局

3 FPGA模块布局

FPGA的JTAG的下载口，不算高速电路。
NOR FLASH芯片。
FPGA主芯片的上下电阻，靠近管脚放置，或者如果太远了，可以考虑放在背面。
FPGA主芯片的电源测试点，放在电源模块的输出即可，不用靠近FPGA引脚放置。
使用快捷键打开单个PIN的飞线，在布局的时候还挺方便的。

4 DDR3模块布局

DDR布局原则
· DDR模块放置位置要求：靠近CPU摆放。
· 1片DDR时，点对点的布局方式。
· DDR*2片时，相对于CPU严格对称，间距推荐：
DDR到CPU推荐的中心距离：
无排阻时：900—1000mil
有排阻时：1000 — 1300mil
· DDR滤波电容靠近管脚放置
· 端接匹配电阻摆放：串联端接电阻放置到CPU端，并联端接电阻放置到DDR端。
· 地址线、控制线、时钟线时单向传输，且一般都是点到多点的拓扑结构。
多个DDR间使用远端分支，分支尽量短且等长，并联电阻放在DDR端第一个T点处，长度不超过500mil。
走菊花链拓扑的，并联电阻放在最后一个DDR后面，长度不超过500mil。
· Vref电容，要放在靠近芯片的Vref管脚，走线要粗短，减少线上的电感。

这里用到了1片DDR。
如果是两片DDR，相对于CPU严格对称，如下图。

如何区分并联端接电阻 串联端接电阻？

端接电阻，用来做阻抗匹配的。即使做了之后，传输线也需要做阻抗匹配，就是控阻抗（差分100R ，单端50R）。

远端分支/T型拓扑

菊花链拓扑

因为DDR需要扇孔，所以滤波电容可以先不摆。扇完孔再摆。

5 DCDC电源模块布局

开关电源布局要点：
· 下载电源芯片的datasheet，查看推荐的布局布线要求。（厂商验证之后的）
· 分析原理图，找主干道，注意回流路径，主干道的回流路径越短越好。（输入 输出 反馈三个路径）
· 摆放器件时，器件布局尽量紧凑，使电源路径尽量短，且注意留出打孔和铺铜的空间，以满足电源模块输入/输出通道的载流能力。
· 注意滤波电容的位置，滤波电容靠近管脚放置 ，滤波电容在电源路径上保持先大电容，后小电容的原则。

输入路径和输出路径都要先大后小。
输入路径上，先大容值电容，再小容值电容。
输出路径上，先大容值电容，再小容值电容。
注意看上图的layout。

· 对于输出多路的开关电源，尽量使相邻电感之间垂直放置（电感是磁性器件，避免磁场干扰，上图的电感垂直放置），大电感和大电容尽量布置在主器件面。（需要看电感的类型，一体成型的，可以不用垂直。垂直的目的是防止磁场产生干扰）
· 开关电源主回路与控制回路之间，要单点接地，保证地平面的稳定。

立创EDA的模块复用：选中器件，右键创建组合，然后选中另一组器件，右键选择组合复用，点击参考复用。
（能不能同时复用布线？？）
复用完再取消组合，方便微调器件。选中组合，右键，取消组合。

不同电压等级的网络，可以赋予不同的颜色，布局时方便区分。

还剩下滤波电容没布局，后面扇孔的时候，一边扇孔一边调整滤波电容的位置。

八、布局查看调整排针3D模型（可选）

排针向上，希望排针向下焊，所以在3D模型管理器中，调整排针的位置。没问题。
看自己的需求了。

九、PCB层数分析以及叠层设计

叠层分析，分析板子需要几层才能走出来。
需要根据“单板电源”、“地的种类”、“信号密度”、“板级工作频率”、“有特殊布线要求的信号数量”和“生产成本要求”，综合去评测，最终确定多层板的层数。

四层板，也只是多了一个电源层和地层，没有多走线层。

整版走线最密的器件是BGA封装的FPGA，分析最密的器件的走线深度，大致评估板子的层数。

六层板常用的叠层方式：
方案一 和 方案二常用。
方案一（最常用）
有三个走线层。
电源层和地层，一般是内电层，一般不走信号线。要让电源层和地层尽量保持完整，给信号层以完整的参考面。
最常用的方案，但是本板，顶层已经放满器件了，不易走线，所以层叠方案待定。

方案二（又称为假八层）（也是用的较多的层叠方案）
（本板采用方案二）
有4个走线层。
缺点：
第三层和第四层有两个相邻的走线层，信号会有串扰。（尽量十字交叉走线。两把线，十字交叉走）（尽量将第三层和第四层中间的介质加大，减小串扰）
相对第四层来说，第三层直接参考第二层的地，是较好的走线层。第四层的相邻层是电源层（最近）。

方案三
优点：
电源层和地耦合充分；信号层与内电层直接相邻，与其他信号层均有有效隔离，不易发生串扰。
signal03和两个内电层GND和POWER直接相邻，可用于传输高速信号。
两个内层可以有效屏蔽外界对SIGNAL03的干扰。
缺点：
与第一种层叠方案类似，只是将内层GND与PWR互换了，带来的问题是底层器件不能参考GND。
信号跨地平面分割，会造成阻抗不匹配，信号串扰和反射。

方案四（不推荐）

层叠管理器中改为方案二即可。

十、了解传输线的特性阻抗

什么是特性阻抗？？？

信号传输过程中，电压施加到信号线上，会产生电场，电场产生的瞬间会有微小的电流，电压与电流的比值就是特性阻抗。
特性阻抗与PCB寄生参数有关，与走线的长度无关。


USB的差分阻抗为90R.

十一、计算阻抗以及常用阻抗规则添加

以嘉立创阻抗计算神器为例，计算阻抗下的参数：
USB差分：90R
HDMI差分：100R
DDR时钟差分：100R
BANK:100R
单端：50R

计算后，查看结果：

画板时，为了使每层的线宽一致，采用右边的参数。（立创EDA暂时只能同一设置所有层的规则）

50R单端，所有4.3MIL
90R差分，所有线宽4mil，间距5.3mil
100R差分，所有线宽4.1mil，间距7.9mil
待定。控阻抗，可以让板厂调整参数，达到阻抗的范围内。
其他常用规则：
安全间距：4mil

过孔尺寸：
8-16mil
8-18mil
12-18mil免费工艺

十二、电源网络类的添加以及规则设置

添加电源类。用于设置电源的网络规则。

十三、差分规则的添加

设置差分对后，对BGA进行扇出，会按照差分规则下的线宽线距进行扇出。
USB：90R
HDMI等大部分：100R
差分对管理器，进行添加差分对。
FPGA的IOT，引出到排针上，按差分处理。

BANK3的IOR是单端的，不做差分，后面做个等长就可以了。
MCU做普通的IO处理即可。

按照原理图，查找差分，添加差分。
FPGA的差分，USB差分，HDMI的差分，DDR时钟线差分。

将100R的差分规则设置为默认，单独设置USB的90R差分规则。

十四、BGA的扇孔以及BGA滤波电容的摆放

打孔占位。
对扇出进行设置，一般按照默认即可。操作类型选择新增。点击应用。


扇出后，再添加滤波电容。10uf大电容，配合100nf小电容。
视频中，布线连的有点随意。
使用了盘中孔。

调整BGA的扇孔时，使用“按照参考点移动”，保证移动后的位置不会有偏移。
调整BGA的扇孔时，也可以使用旋转，调整BGA的方向。空格旋转45度。

注：器件不要挨得太近。
BGA的外面两排孔，走线可以拉出来，可以不扇孔。

十五、DDR3模块扇孔

DDR也是BGA封装的器件。
扇孔，放置滤波电容，跳着看。
在“环绕模式”下进行走线，先连上（忽略DRC规则），然后后面再仔细修线。

也有从焊盘的尖上进行走线的。
能直接连的，就直接连，不能连再打孔。
铺铜的时候，有个“吸附”选项，可以先关闭。记住有个吸附选项。
两个地焊盘，打一个孔，还可以留出位置走线。

十六、HDMI模块扇孔

焊盘出线时，与焊盘一样宽，走出来之后再加宽走线。
电源打了两个孔。

轮廓视图：

十七、MCU模块扇孔

晶振线加粗，包地处理。

走线电流较大时，加粗走线。
走线也可以等间距处理。

十八、FPGA外设模块扇孔

十九、电源模块扇孔

开关电源布线要点：
· 电源输入/输出路径布线要采用铺铜处理（最好全连接），铺铜宽度必须满足电源电流大小。输入/输出路径尽量少打孔换层（需要的时候，该打打，保证载流就行），打孔换层的位置需考虑滤波器件位置，输入应打孔在滤波器件之前，输出在滤波器件之后。
· 反馈路径需要远离干扰源和大电流的平面上，一般采用10mil以上的线连到输出滤波电容之后。
· 开关电源模块内部的信号互联线尽量短而粗，一般加粗到10mil以上（但不能比焊盘粗）。
· 开关电源模块内部的电感器件底下需避免走线，其所在层需挖空铜皮处理（挖空至丝印的位置），电感附近有走线，需要对信号进行包地处理，防止造成电磁干扰（EMI），这种干扰可能会导致信号质量下降。（ 有些电感带屏蔽，可不挖空铜皮）
过孔不够，且不方便扇出时，可分上下两侧扇出。

二十、DDR3布线规范讲解

数据线一般11根线：
低8位 + DDR3_DM<0> + DDR3_DQS<0>P/N（差分）
高8位 + DDR3_DM <1> + DDR3_DQS<1>P/N（差分）

3W原则是指线中心到线中心的距离为3倍线宽。
EDA软件中的线距规则是指线边缘到线边缘的距离。
实际是2W.

二十一、DDR3信号分类

设置net class后，方便设置规则，方便设置颜色。

二十二、DDR3布线-数据线（1）布线

第三层。
先数据线，再地址线。
数据线有同组同层的要求。
数组组中，先走差分线，更方便一点。走不通的地方，再调整过孔扇出的位置。
是一个不断调整的过程。

二十三、DDR3布线-数据线（2）布线

第4层处理地址线。底层处理高8位的数据线组。
合孔，同网络线公用一个过孔。用于留出走线的位置。
调整扇出孔的位置。

二十四、DDR3布线-地址线布线

第4层处理地址线。
不好走线时，部分地址线，可以走其他层，更方便一些，地址线不要求同组同层。

需要慢慢调。

22 23 24 步骤，先把线走通，保证线是顺的，到后面再进行优化。

二十五、HDMI布线

打开飞线，看飞线的方向，是否顺。
然后再调孔的位置，使线能走通，并且比较顺。

二十六、FPGA-BANK0信号类添加

对FPGA引出的BANK线，设置net class。需要差分的，同时设置差分对。
原理图中，选中器件的管脚PIN，也可以交叉选择到PCB。

二十七、FPGA-BANK0信号类布线

优先第三层，走不下再考虑第三层和第四层。


用4mil的线宽 4mil的间距走差分线。



先走通，再调整DRC和等长。

二十八、FPGA-BANK7信号类布线

添加net class。

二十九、FPGA-BANK1信号线布线

考虑走第4层。

三十、FPGA-BANK2信号线布线

bank差分间距要求小，孔间可以走两根线。


后面等长的时候再修DRC报错。

三十一、FPGA-BANK3信号线布线

设置BANK3的网络类。

选中NET CLASS，打开飞线，方便看网络的走向。

全是孔，走到最后眼都晕了。

三十二、FPGA以及MCU杂线处理

全是线。

这节，把剩余所有的线拉好，然后再做布线优化和等长。

三十三、电源连通性处理（一）

打开电源和地的飞线。多层板有专门的地平面和电源平面。
5V_IN的铺铜，第4层，板边再走一圈地线。



然后再DDR区域的1.5V的。
铺1.5V的铜时，尽量保证差分信号线不要跨分割。控制线要求低，跨分割也问题不大。

三十四、电源连通性处理（二）

3.3V电源。
底层走1.0V。


地网络直接铺一块整版的铜皮。

三十五、布线优化（一）

修DRC。就是在规则允许范围内，不断修线的过程。

三十六、布线优化（二）

三十七、布线优化（三）

修完线之后，更新铺铜。

三十八、电源连通性优化

到这一步，全部完成走线，并且消除了DRC，后面再开始做等长。
第二层铺整板的地铜。

三十九、DDR3–数据线时序等长（一）

设置DDR的等长网络组。
DDR组内等长范围±10MIL.
D0 — D7

差分等长，不如单端好绕。

四十、DDR3–数据线时序等长（二）

D8 — D15
(D0 — D7 与 D8 — D15两组之间 组间不需要等长。)

四十一、DDR3–地址线时序等长

地址线等长时，不计算到端接电阻的长度。
等长范围在25mil以内。



焊盘对组无法设置规则，只能手动进行等长。
焊盘对组调整后，需要刷新长度，进行显示。
网络类一栏中会实时更新网络长度。

技巧：可以将焊盘到端接电阻的线先全部删掉，这样就可以在网络类中看网络长度，省去了手动刷新焊盘对中的网络长度。
“感觉刷新，也不会很麻烦”、

自动绕，有些地方出不来，所以可以说手动绕一下。
也可以直接手动绕等长。

四十二、HDMI信号线时序等长

HDMI2.0，对内等长，越接近越好，建议10mil以内。
空间不足时，不要求强行做“对间等长”

HDMI信号线是四组差分线，每组差分线有两根线，这两根线需要长度一致。
然后四组差分线之间，也需要进行等长。
最后四组差分线，所有线长度应基本一致。
（前面说的，DDR3的16根数据线，属于单端线，D0—D7之间需要等长，D8—D15之间需要等长，高八位和低八位之间，不需要等长）

四十三、FPGA–BANK0信号时序等长

BANK等长到20MIL之内即可。
最短的线，差的有点多。

四十四、FPGA–BANK7信号时序等长

四十五、FPGA–BANK1信号时序等长

四十六、FPGA–BANK3信号时序等长

难等一点。

等长前，先调整一下，减小最长线的长度。
就是想办法绕。

四十七、FPGA–BANK2信号时序等长

好等，有空间。

四十八、TF卡信号线时序等长

TF卡用的SPI驱动。没有上拉。
TF卡所有线做等长处理，以时钟线为目标线.。单端控50R，误差400MIL以内即可。

四十九、板边缝合地过孔的添加

板边，加上缝合地过孔。
板内已经几乎走满了线，也有很多孔，所以只能在板边添加缝合地过孔了。

放置缝合孔，选择线条。


打完后，再手动补一下，复制缝合孔，在合适位置进行粘贴。

五十、DRC检查

更新铺铜，检查DRC，根据DRC类型，针对性消除DRC。
这种面积小，器件密度高，走线密度高的板子，一定设置好规则。
同时注意“封装”的正确性。

五十一、PCB优化

检查等长是否完成。
地平面。
电源平面是否完整，是否满足载流能力。
高速信号线是否有跨分割。

网络类NET CLASS中，是整个网络的长度。DDR的地址线，等长时，不需要考虑焊盘到端接电阻的长度，所以设置焊盘对管理器进行等长。

BANK0在第三层，参考第2层的地平面，不会跨分割。
3W尽量满足即可。

五十二、丝印调整及LOGO文本添加

密度高的板子，RC等位号可以不放在板子上。
放置一些说明信息即可。

五十三、生产资料文件GERBER输出

3D模型文件，方便结构核对。

1 导出3D模型文件。
2 导出BOM。可以选择导出的元素，可以手动设置导出的元素。
3 一键导出GERBER文件。
4 导出辅助焊接工具。方便手动焊接。离线版本可在无网的场景下使用。
5 SMT 导出坐标文件。
6 做PCB生产说明文件。
（BGA器件要做成沉金的）
阻抗线路说明，如果直接用阻抗计算神器计算出来的参数，贴计算结果的图。
如果手动调整过线宽线距，可以将不同控阻抗的线用颜色区分，然后截图到生产说明文件中，进行说明。
本次设计，手动调整过线宽线距，所以对PCB进行截图，然后，说明。可以让板厂调阻抗。

不同欧姆阻抗的线，都要设置一种颜色，截图，然后区分，并加说明。

五十四、PCB下单计价

嘉立创EDA中，可以不输出生产文件，直接关联到下单助手，进行下单。
本节就是介绍一下下单流程。

OVER！！！