Xilinx FPGA:vivado利用单端RAM/串口传输数据实现自定义私有协议

一、项目要求

       实现自定义私有协议，如：pc端产生数据：02    56    38  ，“02”代表要发送数据的个数，“56”“38”需要写进RAM中。当按键信号到来时，将“56”“38”读出返回给PC端。

二、信号流向图

三、状态转换图

四、程序设计：

按键消抖模块：

`timescale 1ns / 1ps
module key_debounce(input              sys_clk ,input              rst_n   ,input              key     ,output             key_flag );parameter        delay = 100;//_000_0 ; //10msreg[25:0]         cnt               ;always@(posedge sys_clk )if(!rst_n)cnt <= 0 ;else if ( key == 0 )beginif ( cnt == delay - 1 )cnt <= cnt ;elsecnt <= cnt +1 ;endelsecnt <= 0 ;assign  key_flag = ( cnt == delay - 2 )?1:0 ;endmodule

接收端模块：

`timescale 1ns / 1ps
module uart_rx(input                    sys_clk   ,input                    rst_n     ,input                    rx_data   ,output    reg[7:0]       uart_data ,output    reg            rx_done  );parameter               SYSCLK = 50_000_000 ;parameter               Baud   = 115200     ; parameter               COUNT  = SYSCLK/Baud;parameter               MID    = COUNT/2    ;///start_flagreg             rx_reg1 ;reg             rx_reg2 ;wire            start_flag ;always@(posedge sys_clk )if(!rst_n)beginrx_reg1 <= 1 ;rx_reg2 <= 1 ;endelsebeginrx_reg1 <= rx_data  ;rx_reg2 <= rx_reg1  ;endassign  start_flag = ~rx_reg1 & rx_reg2 ;//rx_flagreg               rx_flag  ;reg[4:0]          cnt_bit  ;reg[9:0]          cnt      ;always@(posedge sys_clk )if(!rst_n)rx_flag <= 0 ;else if ( start_flag == 1 )rx_flag <= 1 ;else if ( cnt_bit == 10 && cnt == MID - 1 )rx_flag <= 0 ;elserx_flag <= rx_flag ;cntalways@(posedge sys_clk )if(!rst_n)cnt <= 0 ;else if ( rx_flag == 1 )beginif ( cnt == COUNT - 1 )cnt <= 0 ;elsecnt <= cnt +1 ;endelsecnt <= 0 ;cnt_bitalways@(posedge sys_clk )if(!rst_n)cnt_bit <= 0 ;else if ( rx_flag == 1 )beginif ( cnt == COUNT - 1 )beginif( cnt_bit == 10 )cnt_bit <= 0 ;elsecnt_bit <= cnt_bit +1 ;endelsecnt_bit <= cnt_bit ;endelsecnt_bit <= 0 ;///data_reg                         reg[8:0]         data_reg  ;  //data_reg:01234567 [8]always@(posedge sys_clk )     //cnt_bit:[0]12345678[9][10]if(!rst_n)data_reg <= 0 ;else if ( rx_flag == 1 )beginif ( cnt_bit > 0 && cnt_bit < 10 && cnt == MID - 1)data_reg[cnt_bit - 1 ] <= rx_data  ;elsedata_reg <= data_reg  ;endelsedata_reg <= 0 ;checkreg                  check   ;always@(posedge sys_clk )if(!rst_n)check <= 0 ;else if ( rx_flag == 1 )beginif ( cnt_bit == 10 )check <= ^data_reg  ;elsecheck <= 0 ;endelsecheck <= 0 ;uart_dataparameter            MODE_CHECK = 0 ;always@(posedge sys_clk )if(!rst_n)uart_data <= 0 ;else if ( rx_flag == 1 )beginif ( cnt_bit == 10 && cnt == 10 && check == MODE_CHECK)uart_data <= data_reg[7:0] ;elseuart_data <= uart_data  ;endelseuart_data <= uart_data  ;rx_donealways@(posedge sys_clk )if(!rst_n)rx_done <= 0 ;else if ( rx_flag == 1 )beginif ( cnt_bit == 10 && cnt == MID/2 - 1 )rx_done <= 1 ;elserx_done <= 0 ;endelserx_done <= 0 ;//做测试用的 
// wire          tx_done     ;          
// wire          tx_data     ;         
// uart_tx uart_tx_u1(
//                       .    sys_clk   (sys_clk )    ,
//                       .    rst_n     (rst_n   )    ,
//                       .    ram_out   (uart_data )    , //uart_data(douta)
//                       .    tx_start  (rx_done)    , //rx_done
//                       .    tx_done   (tx_done )     ,
//                       .    tx_data   (tx_data )
//    );         endmodule

发送端模块：

`timescale 1ns / 1ps
module uart_tx(input                 sys_clk   ,input                 rst_n     ,input     [7:0]       ram_out   , //uart_data(douta)input                 tx_start  , //rx_doneoutput    reg         tx_done    ,output    reg         tx_data );parameter             SYSCLK = 50_000_000  ;parameter             Baud   = 115200      ;parameter             COUNT  = SYSCLK/Baud ;parameter             MID    = COUNT/2     ;//start_flagreg               tx_reg1    ;reg               tx_reg2    ;wire              start_flag ;always@(posedge sys_clk )if(!rst_n)begintx_reg1 <= 0 ;tx_reg2 <= 0 ;endelsebegintx_reg1 <= tx_start ;tx_reg2 <= tx_reg1  ;endassign  start_flag = tx_reg1 & ~tx_reg2  ;///tx_flagreg                   tx_flag  ;reg[9:0]              cnt      ;reg[4:0]              cnt_bit  ;always@(posedge sys_clk )if(!rst_n)     tx_flag <= 0 ;else if ( start_flag == 1 )tx_flag <= 1 ;else if ( cnt_bit == 10 && cnt == COUNT -1 )
//          else if ( cnt_bit == 10 && cnt == MID -1 )tx_flag <= 0 ;elsetx_flag <= tx_flag ;cntalways@(posedge sys_clk )if(!rst_n)cnt <= 0 ;else if ( tx_flag == 1 )beginif ( cnt == COUNT - 1 )cnt <= 0 ;elsecnt <= cnt +1 ;endelsecnt <= 0 ;//cnt_bitalways@(posedge sys_clk )if(!rst_n)cnt_bit <= 0 ;else if ( tx_flag == 1 )beginif ( cnt == COUNT - 1 )beginif ( cnt_bit == 10 )cnt_bit <= 0 ;elsecnt_bit <= cnt_bit +1 ;endelsecnt_bit <= cnt_bit  ;endelsecnt_bit <= 0 ;///tx_dataparameter            MODE_CHECK = 0 ;always@( posedge sys_clk )if(!rst_n)tx_data <= 1 ;else if ( tx_flag == 1 )beginif ( cnt_bit > 0 && cnt_bit < 9 )tx_data <= ram_out[cnt_bit -1]  ;else if ( cnt_bit == 0 )tx_data <= 0 ;else if ( cnt_bit == 9 ) tx_data <= ( MODE_CHECK == 0 )? ^ram_out :~^ram_out ;else if ( cnt_bit == 10 )tx_data <= 1 ;elsetx_data <= tx_data  ;endelsetx_data <= 1 ;//tx_done always@(posedge sys_clk )if(!rst_n)tx_done <= 0 ;else if ( tx_flag == 1 )beginif ( cnt_bit == 10 && cnt == COUNT - 1 )
//               if ( cnt_bit == 10 && cnt == MID/2 - 1 )tx_done <= 1 ;elsetx_done <= 0 ;endelsetx_done <= 0 ;endmodule

RAM模块：

`timescale 1ns / 1ps
module private_ram_ctrl(input                 sys_clk     ,input                 rst_n       ,input                 key_flag    ,input    [7:0]        uart_data   ,input                 rx_done     ,input                 tx_done     ,output   reg[7:0]     ram_out     ,     output   reg          tx_start       );reg              wea       ;reg[3:0]         addra     ;reg[7:0]         dina      ;wire[7:0]        douta     ;//状态机localparam             IDLE    =  3'd0  ;localparam             WR_D    =  3'd1  ;localparam             WAIT    =  3'd2  ;localparam             TX_FIR  =  3'd3  ;localparam             TX_D    =  3'd4  ;reg[2:0]               cur_state     ;reg[2:0]               next_state    ;reg[7:0]               wr_len         ;reg[7:0]               wr_cnt         ;always@(posedge sys_clk )if(!rst_n)cur_state <= IDLE  ;else cur_state <= next_state ;always@(*)case(cur_state)IDLE     : beginif (rx_done)//指令数据的接收完成信号next_state = WR_D ;elsenext_state = cur_state ;endWR_D     :beginif( wr_len == wr_cnt )next_state = WAIT  ;elsenext_state = cur_state ;endWAIT     :beginif( key_flag )next_state = TX_FIR  ;elsenext_state = cur_state ;endTX_FIR   :beginnext_state = TX_D  ;endTX_D     :beginif ( wr_len == wr_cnt )next_state = IDLE ;elsenext_state = cur_state  ;enddefault:;endcasealways@(posedge sys_clk )if(!rst_n)beginwr_len <= 0 ;wr_cnt <= 0 ;wea    <= 0 ;addra  <= 4'hf ;利用溢出功能   15dina   <= 0 ;tx_start <= 0 ;ram_out <= 0 ; ///ram_out <= doutaendelsecase(cur_state)IDLE  : beginwr_len <= 0 ;   wr_cnt <= 0 ;   wea    <= 0 ;  dina   <= 0 ; addra  <= 4'hf ;tx_start <= 0 ;if(rx_done)wr_len <= uart_data ;elsewr_len <= wr_len  ;end  WR_D  :begintx_start <= 0 ;if ( rx_done )beginaddra <= addra +1 ;wea <= 1 ;wr_cnt <= wr_cnt +1 ;dina <= uart_data ;endelsewea <= 0 ;//其他的不用写会自动保持endWAIT  :begintx_start <= 0 ;addra <= 0 ;//保证发送数据的时候是从0开始发的dina  <= 0 ;wr_cnt <= 0 ;endTX_FIR:  //只待一个时钟周期begintx_start <= 1 ;addra <= addra + 1 ; //addra从0开始加wr_cnt <= wr_cnt +1 ;ram_out <= douta  ;endTX_D  :beginif(tx_done)begintx_start <= 1 ;addra <= addra +1 ;wr_cnt <= wr_cnt +1; ram_out <= douta  ;endelsetx_start <= 0 ;enddefault:;endcasesingle_ram your_instance_name (.clka(sys_clk),    // input wire clka.wea(wea),      // input wire [0 : 0] wea.addra(addra),  // input wire [3 : 0] addra.dina(dina),    // input wire [7 : 0] dina.douta(douta)  // output wire [7 : 0] douta
);
endmodule

顶层模块：

`timescale 1ns / 1ps
module TOP(input                sys_clk ,input                rst_n   ,input                key     ,input                rx_data ,output               tx_data );///key_debouncewire              key_flag  ;key_debounce  key_debounce_u1(.   sys_clk   (sys_clk )    ,.   rst_n     (rst_n   )    ,.   key       (key     )    ,.   key_flag  (key_flag)     );//private_ram_ctrlwire[7:0]           uart_data   ;wire                rx_done     ;wire                tx_done     ;wire[7:0]           ram_out     ;  wire                tx_start    ;private_ram_ctrl private_ram_ctrl_u1(.    sys_clk   (sys_clk  )  ,.    rst_n     (rst_n    )  ,.    key_flag  (key_flag )  ,.    uart_data (uart_data)  ,.    rx_done   (rx_done  )  ,.    tx_done   (tx_done  )  ,.    tx_start (tx_start)   ,.    ram_out   (ram_out  )       );/uart_rxuart_rx uart_rx_u2(.    sys_clk   (sys_clk  )  , .    rst_n     (rst_n    )  , .    rx_data   (rx_data  )  , .    uart_data (uart_data)  , .    rx_done   (rx_done  )  ); uart_txuart_tx  uart_tx_u1(.    sys_clk  (sys_clk ), //sys_clk  ,.    rst_n    (rst_n   ), //rst_n    ,.    ram_out  (ram_out ), //ram_out  , //uart_data(douta).    tx_start (tx_start), //tx_start , //rx_done.    tx_done  (tx_done ), //tx_done   ,.    tx_data  (tx_data ) //tx_data );endmodule

五、仿真结果

仿真uart_rx模块：

`timescale 1ns / 1ps
module test_uart_rx( );reg                    sys_clk   ;reg                    rst_n     ;reg                    rx_data   ;wire[7:0]              uart_data ;wire                   rx_done   ;parameter               SYSCLK = 50_000_000 ;parameter               Baud   = 115200     ;parameter               COUNT  = SYSCLK/Baud;parameter               MID    = COUNT/2    ;initialbeginsys_clk = 0 ;rst_n   = 0 ;#10rst_n   = 1 ;endalways  #1  sys_clk = ~sys_clk ;initialbeginuart_out ( 8'hCC );uart_out ( 8'hC8 );uart_out ( 8'h18 );uart_out ( 8'h78 );uart_out ( 8'h66 );uart_out ( 8'h1E );uart_out ( 8'hCC );uart_out ( 8'h9F );uart_out ( 8'h66 );uart_out ( 8'h9F );uart_out ( 8'h33 );uart_out ( 8'h1E );uart_out ( 8'hCC );uart_out ( 8'h9F );uart_out ( 8'h18 );uart_out ( 8'h33 );uart_out ( 8'hCC );end//任务函数task            uart_out  ;input    [8:0]    DATA   ;beginrx_data = 1 ; ///空闲位初始#20rx_data = 0 ;#(COUNT*2)    rx_data = DATA[0]  ;#(COUNT*2)    rx_data = DATA[1]  ;#(COUNT*2)    rx_data = DATA[2]  ;#(COUNT*2)    rx_data = DATA[3]  ;#(COUNT*2)    rx_data = DATA[4]  ;#(COUNT*2)    rx_data = DATA[5]  ;#(COUNT*2)    rx_data = DATA[6]  ;#(COUNT*2)    rx_data = DATA[7]  ;#(COUNT*2)    rx_data = 0        ;#(COUNT*2)    rx_data = 1        ;#(COUNT*2)                       ;endendtaskuart_rx  uart_rx_u1(.       sys_clk   (sys_clk  ) ,.       rst_n     (rst_n    ) ,.       rx_data   (rx_data  ) ,.       uart_data (uart_data) ,.       rx_done   (rx_done  ));
endmodule

仿真TOP模块：

`timescale 1ns / 1ps
module test_TOP( );reg                sys_clk    ;reg                rst_n      ;reg                key        ;reg                rx_data    ;wire               tx_data    ;parameter               SYSCLK = 50_000_000 ;parameter               Baud   = 115200     ;parameter               COUNT  = SYSCLK/Baud;parameter               MID    = COUNT/2    ;initialbeginsys_clk = 0 ;rst_n   = 0 ;key     = 1 ;#10rst_n   = 1 ;#200000//ns   200uskey     = 0 ;
//                  #200000
//                  key     = 1 ;
//                  #200000
//                  key     = 0 ;
//                  #200000
//                  key     = 1 ;endalways  #1  sys_clk = ~sys_clk ;initialbegin
//                  uart_out ( 8'hf  );//0f   0000_1111
//                  uart_out ( 8'h0f );
//                  uart_out ( 8'hff );uart_out ( 8'h0f  );uart_out ( 8'h33  );
//                  uart_out ( 8'hff );//1111_1111uart_out ( 8'h18 );//0001_1000uart_out ( 8'h78 );uart_out ( 8'h66 );uart_out ( 8'h1E );uart_out ( 8'hCC );uart_out ( 8'h9F );uart_out ( 8'h66 );uart_out ( 8'h9F );uart_out ( 8'h33 );uart_out ( 8'h1E );uart_out ( 8'hCC );uart_out ( 8'h9F );uart_out ( 8'h18 );uart_out ( 8'h33 );end//任务函数task            uart_out  ;input    [8:0]    DATA   ;beginrx_data = 1 ; ///空闲位初始#20rx_data = 0 ;#(COUNT*2)    rx_data = DATA[0]  ;#(COUNT*2)    rx_data = DATA[1]  ;#(COUNT*2)    rx_data = DATA[2]  ;#(COUNT*2)    rx_data = DATA[3]  ;#(COUNT*2)    rx_data = DATA[4]  ;#(COUNT*2)    rx_data = DATA[5]  ;#(COUNT*2)    rx_data = DATA[6]  ;#(COUNT*2)    rx_data = DATA[7]  ;#(COUNT*2)    rx_data = 0        ;#(COUNT*2)    rx_data = 1        ;#(COUNT*2)                       ;endendtaskTOP  TOP_u1(.   sys_clk (sys_clk)  ,.   rst_n   (rst_n  )  ,.   key     (key    )  ,.   rx_data (rx_data)  ,.   tx_data (tx_data)  );endmodule

这里记录一些小小的问题：

（1）

仿真的复位信号一定不要和数据的关键信号（使能/开始）重复。

这个是正常没重复的：

这个是由于复位拉高的时间过长造成重复了的：

（2）

因此我们可以做出如下的修改：

现在就正常了

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文章目录 Linux线程互斥进程线程间的互斥相关背景概念互斥量mutex模拟抢票代码 互斥量的接口初始化互斥量销毁互斥量互斥量加锁和解锁改进模拟抢票代码&#xff08;加锁&#xff09;小结对锁封装 lockGuard.hpp 互斥量实现原理探究可重入VS线程安全概念常见的线程不安全的情况常…
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Python基础001

Python基础001

Python输出语句 print输出字符串 print("中国四大名著&#xff1a;","西游记|","三国演义|","红楼梦|","水浒传") print(6) print(1 1)Python输入语句 input函数 input() input("我的名字是&#xff1a;") p…
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五、Spring IoCDI ★ ✔

五、Spring IoCDI ★ ✔

5. Spring IoC&DI 1. IoC & DI ⼊⻔1.1 Spring 是什么&#xff1f;★ &#xff08;Spring 是包含了众多⼯具⽅法的 IoC 容器&#xff09;1.1.1 什么是容器&#xff1f;1.1.2 什么是 IoC&#xff1f;★ &#xff08;IoC: Inversion of Control (控制反转)&#xff09;总…
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Excel 宏录制与VBA编程 —— 14、使用VBA处理Excel事件

Excel 宏录制与VBA编程 —— 14、使用VBA处理Excel事件

简介 若希望特定事件处理程序在触发特定事件时运行&#xff0c;可以为 Application 对象编写事件处理程序。 Application 对象的事件处理程序是全局的&#xff0c;这意味着只要 Microsoft Excel 处于打开状态&#xff0c;事件处理程序将在发生相应的事件时运行&#xff0c;而不…
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数据结构与算法笔记：高级篇 - 搜索：如何用 A* 搜索算法实现游戏中的寻路功能？

数据结构与算法笔记：高级篇 - 搜索：如何用 A* 搜索算法实现游戏中的寻路功能？

概述 魔兽世界、仙剑奇侠传这类 MMRPG 游戏&#xff0c;不知道你玩过没有&#xff1f;在这些游戏中&#xff0c;有一个非常重要的功能&#xff0c;那就是任务角色自动寻路。当任务处于游戏地图中的某个位置时&#xff0c;我们用鼠标点击另外一个相对较远的位置&#xff0c;任务…
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简单分享 for循环，从基础到高级

简单分享 for循环，从基础到高级

1. 基础篇&#xff1a;Hello, For Loop! 想象一下&#xff0c;你想给班上的每位同学发送“Hello!”&#xff0c;怎么办&#xff1f;那就是for循环啦&#xff0c; eg&#xff1a;首先有个名字的列表&#xff0c;for循环取出&#xff0c;分别打印 names ["Alice", …
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LabVIEW与PLC通讯方式及比较

LabVIEW与PLC通讯方式及比较

LabVIEW与PLC之间的通讯方式多样&#xff0c;包括使用MODBUS协议、OPC&#xff08;OLE for Process Control&#xff09;、Ethernet/IP以及串口通讯等。这些通讯方式各有特点&#xff0c;选择合适的通讯方式可以提高系统的效率和稳定性。以下将详细介绍每种通讯方式的特点、优点…
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Ubuntu24.04 Isaacgym的安装

Ubuntu24.04 Isaacgym的安装

教程1 教程2 教程3 1.下载压缩包 link 2. 解压 tar -xvf IsaacGym_Preview_4_Package.tar.gz3. 从源码安装 Ubuntu24.04还需首先进入虚拟环境 python -m venv myenv # 创建虚拟环境&#xff0c;已有可跳过 source myenv/bin/activate # 激活虚拟环境python编译 cd isaa…
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Redis---保证主从节点一致性问题 +与数据库数据保持一致性问题

Redis---保证主从节点一致性问题 +与数据库数据保持一致性问题

保证主从节点一致性问题 Redis的同步方式默认是异步的&#xff0c;这种异步的同步方式导致了主从之间的数据存在一定的延迟&#xff0c;因此Redis默认是弱一致性的。 解决&#xff1a; 1.使用Redisson这样的工具&#xff0c;它提供了分布式锁的实现&#xff0c;确保在分布式环…
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React 中 useEffect

React 中 useEffect

React 中 useEffect 是副作用函数&#xff0c;副作用函数通常是处理外围系统交互的逻辑。那么 useEffect 是怎处理的呢&#xff1f;React 组件都是纯函数&#xff0c;需要将副作用的逻辑通过副作用函数抽离出去&#xff0c;也就是副作用函数是不影响函数组件的返回值的。例如&a…
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Codeforces Round 954 (Div. 3)（A~E）

Codeforces Round 954 (Div. 3)（A~E）

目录 A. X Axis B. Matrix Stabilization C. Update Queries D. Mathematical Problem A. X Axis Problem - A - Codeforces 直接找到第二大的数&#xff0c;答案就是这个数与其他两个数的差值的和。 void solve() {vector<ll>a;for (int i 1; i < 3; i){int x;…
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【实战】EasyExcel实现百万级数据导入导出

【实战】EasyExcel实现百万级数据导入导出

文章目录 前言技术积累实战演示实现思路模拟代码测试结果 前言 最近接到一个百万级excel数据导入导出的需求&#xff0c;大概就是我们在进行公众号API群发的时候&#xff0c;需要支持500w以上的openid进行群发&#xff0c;并且可以提供发送openid数据的导出功能。可能有的同学…
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002-基于Sklearn的机器学习入门：基本概念

002-基于Sklearn的机器学习入门：基本概念

本节将继续介绍与机器学习有关的一些基本概念&#xff0c;包括机器学习的分类&#xff0c;性能指标等。同样&#xff0c;如果你对本节内容很熟悉&#xff0c;可直接跳过。 2.1 机器学习概述 2.1.1 什么是机器学习 常见的监督学习方法 2.1.2 机器学习的分类 机器学习一般包括监…
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