详解Xilinx FPGA高速串行收发器GTX/GTP（4）--TX/RX接口的数据位宽和时钟设计

目录

1、时钟设计

2、TX接口

3、接口位宽与时钟的关系

4、时钟来源方案

5、TX端内部的时钟分频设计

6、RX接口

          文章总目录点这里：《FPGA接口与协议》专栏的说明与导航

1、时钟设计

        GT收发器内部比较复杂，所使用的时钟就不止一个，比较主要的时钟有两个，架构示意图如下：

  • TXUSRCLK2：这个时钟是和FPGA逻辑交互的时钟，FPGA要通过GT收发器发出的数据都工作在这个时钟下

  • TXUSRCLK：这个时钟是GT收发器内部数字逻辑所使用的工作时钟

image-20240806165344958

        TXUSRCLK 所需要的频率取决于 GTPE2_CHANNEL 原语内部的数据 TX 位宽和 TX 的线速率。 TXUSRCLK 时钟的计算如下：

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