基于FPGA的以太网设计(三)

通过前文介绍了RGMII接口时序我们可以知道,RGMII接口是在时钟信号的上升沿和下降沿均进行数据的传输,而FPGA则在时钟的单沿传输数据,因此我们需要编写代码将RGMII接口转换为GMII接口。

由于前面的介绍我们知道RTL8211默认工作在延时状态,并且可以通过控制上拉或者下拉来改变延时与否,如下图所示。

发送的时序图如下所示:

可以看到当PHY芯片工作在延时模式的时候,会将发送端的时钟进行2ns的延时作为接收端的数据接收时钟与控制时钟,这也是最常用的工作模式。RTL8211FD默认就是工作在延时状态,因此不再需要MDIO接口对寄存器进行配置。

实现RGMII与GMII需要用到两个原语分别为ODDR和IDDR,接下来我们先简单了解一下两个原语的用法。

  1. LOGIC

ODDR位于OLOGIC中,可以把单沿传输的数据转换为双沿传输的数据 在讲解ODDR功能之前,需要先了解OLOGIC的结构及功能。OLOGIC块位于IOB的内侧,FPGA内部信号想要输出到管脚,都必须经过OLOGIC。OLOGIC资源的类型为OLOGICE2(HP I/O Bank)和OLOGICE3(HR I/O Bank),两者在功能和结构上是相同的,所以本文统称为OLOGIC,其结构如下图所示。

如果输出的信号不使用OLOGIC中的ODDR功能,那么此时信号从上图中红线路径进行传输,从组合逻辑电路输出到IOB模块。如果要使用OLOGIC模块中的D触发器功能,那么信号从D1进入OLOGIC模块,沿绿色信号线进行传输。如果要使用OLOGIC的ODDR功能,把单沿传输的信号转换为双沿传输的信号,此时需要两个输入信号D1、D2沿蓝色路径进行传输。

ILOGICE位于IOB旁边,ILOGICE块包含同步元件,用于在数据通过IOB进入FPGA时捕获数据。7系列芯片中ILOGICE可能是ILOGICE2(HP I/O bank)或ILOGICE3(HR I/O bank)。

当需要使用IDDR这些转换功能时,通过绿色的信号传输到下面器件的输入端D,这个器件可以配置为锁存器(latch)、触发器(FF)、双沿转单沿器件(DDR),而CE1是时钟使能信号,高电平有效,不连接时默认为高电平。

当不使用IDDR功能时,在使用IDDR原语后,只需要添加(IOB == “TRUE”)原语,就可以使用ILOGICE中的触发器(FF)的功能。 这个触发器相比FPGA内部触发器更靠近FPGA管脚,使得建立时间余量更大,更有利于时序。

Q1和Q2是输出端口,S/R是复位、置位端口,在调用原语是可以对同步、异步触发进行设置。此框图中S/R的是一根线,但IDDR的原语将S和R分开为两个端口,使用时不能让S、R同时有效。

1.ODDR

ODDR的框图如下所示:

端口名

含义

C

时钟输入信号。

CE

时钟使能信号,高电平有效。

D1D2

ODDR输入信号。

S/R

置位/复位引脚,高电平有效。

Q

ODDR输出信号。

ODDR原语的参数如下图所示:

参数名

含义

取值

DDR_CLK_EDGE

ODDR工作模式

OPPOSITE_EDGE (默认), SAME_EDGE

INIT

设置Q端口的初始值

0(默认),1

SRTYPE

设置复位/置位相对于时钟的类型

ASYNC, SYNC(默认)

ODDR两种工作模式的时序图前面都已经提到过这里就不再赘述。

ODDR原语例化模版如下:

ODDR #(

        .DDR_CLK_EDGE     ("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"

        .INIT             (1'b0),    // Initial value of Q: 1'b0 or 1'b1

        .SRTYPE           ("SYNC") // Set/Reset type: "SYNC" or "ASYNC"

   ) ODDR_inst (

        .Q                (Q),   // 1-bit DDR output

        .C                (C),   // 1-bit clock input

        .CE               (CE), // 1-bit clock enable input

        .D1               (D1), // 1-bit data input (positive edge)

        .D2               (D2), // 1-bit data input (negative edge)

        .R                (R  ),   // 1-bit reset

        .S                (S  )    // 1-bit set

   );

其实该原语的使用与理解都不难,只需要记住它的功能是将TXC同一个时钟周期内的两个SDR信号分别通过上升沿和下降沿输出为DDR信号。

2.IDDR

IDDR其实可以看做ODDR的逆过程,FPGA在接收DDR信号时可以利用IDDR原语将其转化为SDR信号,以便FPGA内部进行处理。

IDDR框图如下所示:

端口名

含义

Q1Q2

IDDR输出寄存器

C

时钟输入引脚

CE

必须为高电平才能将新数据加载到DDR触发器中,低电平时,时钟转换被忽略,新数据不会加载到DDR触发器中。

D

IDDR寄存器从IOB输入

S/R

同步/异步设置/复位引脚,高电平有效。

模版如下:

   IDDR #(

      .DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE", "SAME_EDGE"

                                      //    or "SAME_EDGE_PIPELINED"

      .INIT_Q1(1'b0), // Initial value of Q1: 1'b0 or 1'b1

      .INIT_Q2(1'b0), // Initial value of Q2: 1'b0 or 1'b1

      .SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"

   ) IDDR_inst (

      .Q1(Q1), // 1-bit output for positive edge of clock

      .Q2(Q2), // 1-bit output for negative edge of clock

      .C(C),   // 1-bit clock input

      .CE(CE), // 1-bit clock enable input

      .D(D),   // 1-bit DDR data input

      .R(R),   // 1-bit reset

      .S(S)    // 1-bit set

   );

3.GMII转RGMII

具体实现代码如下图所示

`timescale 1ns / 1psmodule gmii2rgmii(input                           gmii_txclk      ,       //GMII发送时钟input                           gmii_tx_en      ,       //GMII发送使能input                           gmii_tx_er      ,       //GMII发送错误input           [7:0]           gmii_tx_data    ,       //GMII发送数据output                          rgmii_txclk     ,       //RGMII发送时钟output                          rgmii_tx_ctl    ,       //RGMII发送控制output          [3:0]           rgmii_tx_data           //RGMII发送数据
);//时钟转换ODDR #(.DDR_CLK_EDGE     ("SAME_EDGE"      ),      // "OPPOSITE_EDGE" or "SAME_EDGE" .INIT             (1'b0                 ),      // Initial value of Q: 1'b0 or 1'b1.SRTYPE           ("SYNC"               )       // Set/Reset type: "SYNC" or "ASYNC" ) ODDR_inst_2 (.Q                (rgmii_txclk          ),      // 1-bit DDR output.C                (gmii_txclk           ),      // 1-bit clock input.CE               (1'b1                 ),      // 1-bit clock enable input.D1               (1'b1                 ),      // 1-bit data input (positive edge).D2               (1'b0                 ),      // 1-bit data input (negative edge).R                (1'b0                 ),      // 1-bit reset.S                (1'b0                 )       // 1-bit set);//数据转换genvar i;generatefor (i=0; i < 4; i=i+1)begin: rgmii_txd_oODDR #(.DDR_CLK_EDGE     ("SAME_EDGE"  ),      // "OPPOSITE_EDGE" or "SAME_EDGE" .INIT             (1'b0             ),      // Initial value of Q: 1'b0 or 1'b1.SRTYPE           ("SYNC"           )       // Set/Reset type: "SYNC" or "ASYNC" ) ODDR_inst_0 (.Q                (rgmii_tx_data[i] ),      // 1-bit DDR output.C                (gmii_txclk       ),      // 1-bit clock input.CE               (1'b1             ),      // 1-bit clock enable input.D1               (gmii_tx_data[i]  ),      // 1-bit data input (positive edge).D2               (gmii_tx_data[i+4]),      // 1-bit data input (negative edge).R                (1'b0             ),      // 1-bit reset.S                (1'b0             )       // 1-bit set);endendgenerate//控制信号转换ODDR #(.DDR_CLK_EDGE     ("SAME_EDGE"      ),      // "OPPOSITE_EDGE" or "SAME_EDGE" .INIT             (1'b0                 ),      // Initial value of Q: 1'b0 or 1'b1.SRTYPE           ("SYNC"               )       // Set/Reset type: "SYNC" or "ASYNC" ) ODDR_inst_1 (.Q                (rgmii_tx_ctl         ),      // 1-bit DDR output.C                (gmii_txclk           ),      // 1-bit clock input.CE               (1'b1                 ),      // 1-bit clock enable input.D1               (gmii_tx_en           ),      // 1-bit data input (positive edge).D2               (gmii_tx_er^gmii_tx_en),      // 1-bit data input (negative edge).R                (1'b0                 ),      // 1-bit reset.S                (1'b0                 )       // 1-bit set);endmodule
`timescale 1ns / 1psmodule gmii2rgmii_tb();reg            gmii_txclk      ;reg            gmii_tx_en      ;reg            gmii_tx_er      ;reg     [7:0]  gmii_tx_data    ;wire           rgmii_txclk     ;wire           rgmii_tx_ctl    ;wire    [3:0]  rgmii_tx_data   ;initial gmii_txclk = 1'b1;always#5 gmii_txclk = ~gmii_txclk;initial begingmii_tx_en  = 0;gmii_tx_er  = 0;gmii_tx_data = 8'd0;#201;repeat(100)begin@(posedge gmii_txclk)gmii_tx_data = {$random} % 256;  gmii_tx_en = 1'b1;gmii_tx_er = 1'b0; end#100;$stop;endgmii2rgmii u_gmii2rgmii(.gmii_txclk                 (gmii_txclk   ),.gmii_tx_en                 (gmii_tx_en   ),.gmii_tx_er                 (gmii_tx_er   ),.gmii_tx_data               (gmii_tx_data ),.rgmii_txclk                (rgmii_txclk  ),.rgmii_tx_ctl               (rgmii_tx_ctl ),.rgmii_tx_data              (rgmii_tx_data));endmodule

仿真结果如下:

  1. 4.RGMII转GMII

具体代码如下所示:

`timescale 1ns / 1psmodule rgmii2gmii(input                       rgmii_rxclk     ,   //RGMII接收时钟input                       rgmii_rx_ctl    ,   //RGMII接收控制input           [3:0]       rgmii_rx_data   ,   //RGMII接收数据output                      gmii_rxclk      ,   //GMII接收时钟output                      gmii_rx_dv      ,   //GMII接收有效output          [7:0]       gmii_rx_data        //GMII接收数据
);wire            [4:0]       din             ;   //控制信号与数据进行拼接wire            [9 : 0]     gmii_data       ;   //转换完成后的信号assign din = {rgmii_rx_ctl,rgmii_rx_data}   ;assign gmii_rxclk = rgmii_rxclk             ;genvar i;generatefor (i=0; i < 5; i=i+1)begin: rgmii_rxd_iIDDR #(.DDR_CLK_EDGE             ("SAME_EDGE_PIPELINED"  ), // "OPPOSITE_EDGE", "SAME_EDGE" //    or "SAME_EDGE_PIPELINED" .INIT_Q1                  (1'b0                   ), // Initial value of Q1: 1'b0 or 1'b1.INIT_Q2                  (1'b0                   ), // Initial value of Q2: 1'b0 or 1'b1.SRTYPE("SYNC")                                      // Set/Reset type: "SYNC" or "ASYNC" ) IDDR_inst (.Q1                       (gmii_data[i]        ), // 1-bit output for positive edge of clock.Q2                       (gmii_data[i+5]      ), // 1-bit output for negative edge of clock.C                        (rgmii_rxclk            ), // 1-bit clock input.CE                       (1'b1                   ), // 1-bit clock enable input.D                        (din[i]                 ), // 1-bit DDR data input.R                        (1'b0                   ), // 1-bit reset.S                        (1'b0                   )  // 1-bit set);end  endgenerateassign gmii_rx_data = {gmii_data[8:5],gmii_data[3:0]};assign gmii_rx_dv = gmii_data[4] & gmii_data[9];//endmodule
`timescale 1ns / 1psmodule rgmii2gmii_tb();reg                 rgmii_rxclk  ;reg                 rgmii_rx_ctl ;reg        [3:0]    rgmii_rx_data;reg                 rgmii_rxclk_r;wire                gmii_rxclk   ;wire                gmii_rx_dv   ;wire       [7:0]    gmii_rx_data ;initial begin#2; rgmii_rxclk = 1'b1;forever #4 rgmii_rxclk = ~rgmii_rxclk;endinitial  rgmii_rxclk_r = 1'b1;always#4 rgmii_rxclk_r = ~rgmii_rxclk_r;initial beginrgmii_rx_ctl = 1'b0;rgmii_rx_data = 4'd0;#202;repeat(100)begin@(posedge rgmii_rxclk_r) rgmii_rx_ctl = 1'b1;rgmii_rx_data = {$random} % 16;#4;rgmii_rx_data = {$random} % 16;end#100;$stop;endrgmii2gmii u_rgmii2rgmii(.rgmii_rxclk                (rgmii_rxclk  ),.rgmii_rx_ctl               (rgmii_rx_ctl ),.rgmii_rx_data              (rgmii_rx_data),.gmii_rxclk                 (gmii_rxclk   ),.gmii_rx_dv                 (gmii_rx_dv   ),.gmii_rx_data               (gmii_rx_data ));endmodule

仿真结果如下:

需要注意的是仿真是需要让时钟在上升沿和下降沿对齐数据的中心,不然后出现如下图所示的情况。

参考:xilinx原语详解及仿真之ODDR_oddr原语使用说明-CSDN博客

本文来自互联网用户投稿,该文观点仅代表作者本人,不代表本站立场。本站仅提供信息存储空间服务,不拥有所有权,不承担相关法律责任。如若转载,请注明出处:http://www.rhkb.cn/news/447068.html

如若内容造成侵权/违法违规/事实不符,请联系长河编程网进行投诉反馈email:809451989@qq.com,一经查实,立即删除!

相关文章

深入计算机语言之C++:类与对象(上)

&#x1f511;&#x1f511;博客主页&#xff1a;阿客不是客 &#x1f353;&#x1f353;系列专栏&#xff1a;从C语言到C语言的渐深学习 欢迎来到泊舟小课堂 &#x1f618;博客制作不易欢迎各位&#x1f44d;点赞⭐收藏➕关注 前面我们学习了关于c语言的一些基础知识&#xff…

Lucene 倒排索引

倒排索引是什么&#xff1f; 【定义】倒排索引&#xff08;Inverted Index&#xff09;是一种用于信息检索的数据结构&#xff0c;尤其适用于文本搜索。它与传统索引的主要区别在于&#xff0c;传统索引是根据文档来查找词语的位置&#xff0c;而倒排索引则是根据词语来查找文…

穷举vs暴搜vs深搜vs回溯vs剪枝(一)

文章目录 全排列子集找出所有子集的异或总和再求和全排列 II电话号码的字母组合 全排列 题目&#xff1a;全排列 思路 通过深度优先搜索的方式&#xff0c;不断枚举每个数在当前位置的可能性&#xff0c;然后回溯到上一个状态&#xff0c;直到枚举完所有可能性得到正确的结果 r…

双11购物节,淘宝、京东薅羊毛~红包攻略

紧急通知&#xff1a;今年的双11购物节相比去年又提前了&#xff01;为了迎接这一购物盛宴&#xff0c;各大电商平台纷纷推出了红包活动&#xff0c;其中京东和淘宝的红包活动尤为引人注目。以下是小编为各位消费者精心整理的红包攻略。 淘宝双11超级红包 天猫双11超级红包&a…

无人直播自动化回复客户咨询

我们插件是根据页面元素变动进行自动化操作的&#xff0c;想要实现网页版自动化&#xff0c;必须了解html以及dom结构&#xff0c;还有xpath定位方法。 各大直播后台页面结构不一样&#xff0c;所以要进行兼容处理&#xff0c;我们一个插件支持以下直播或客服平台 唯一客服浏…

【机器学习】特征降维|低方差过滤|主成分分析PCA|相关系数法|皮尔逊相关系数|斯皮尔曼相关系数

特征降维 特征降维 为什么要进行特征降维? 特征对训练模型非常重要,当用于训练的数据集包涵一些不重要的特征时,可能会导致模型泛化性能不加 eg&#xff1a;某些特征的取值较为接近&#xff0c;其包含的信息较少eg&#xff1a;希望特征独立存在对预测产生影响&#xff0c;两…

wsl环境下安装Ubuntu,并下载MySQL5.7

安装操作需root权限&#xff0c;切换root用户有两种方式&#xff1a; 1-通过 sudo su - &#xff0c;切换到root用户&#xff08;登录后长期有效&#xff09;。 2-在每一个命令前加上sudo&#xff0c;临时提升权限&#xff08;仅对一条命令有效&#xff09;。 1、下载apt仓库…

轮椅拐杖残疾人检测数据集 4400张 轮椅拐杖 标voc yolo

轮椅拐杖残疾人检测数据集 4400张 轮椅拐杖 标voc yolo 2 分类名: (图片张数&#xff0c; 标注个数) whee Ichair: (3766&#xff0c; 4460) person_ crutch: (682&#xff0c; 693) 总数: (4448&#xff0c; 5153) . 总类(nc): 2类 轮椅拐杖残疾人检测数据集介绍 数据集概述…

Laravel Filament 如何配置多语言支持

演示 一、安装拓展包outerweb/filament-translatable-fields composer require outerweb/filament-translatable-fields配置模型 该套件包含一个名为 HasTranslations 的特性&#xff0c;用于使 Eloquent 模型具备多语言功能。翻译值以 JSON 格式存储&#xff0c;并不需要额外…

【数据采集工具】Flume从入门到面试学习总结

国科大学习生活&#xff08;期末复习资料、课程大作业解析、大厂实习经验心得等&#xff09;: 文章专栏&#xff08;点击跳转&#xff09; 大数据开发学习文档&#xff08;分布式文件系统的实现&#xff0c;大数据生态圈学习文档等&#xff09;: 文章专栏&#xff08;点击跳转&…

ROS2 Jazzy(二) ROS相关工具 概念

以下demo都是出自官方教程urdf_tutorial Link CLI ros2命令行,可以使用ros2 --help来查看指南 ros2 --help # 包括ros2 pkg/topic等等&#xff0c;基础且常用VScode vscode老朋友了&#xff0c;但是要配置好适合ros2开发的vscode&#xff0c;还是有点麻烦的。 配置C语言相关…

ChatTTS在Windows电脑的本地部署与远程生成音频详细实战指南

文章目录 前言1. 下载运行ChatTTS模型2. 安装Cpolar工具3. 实现公网访问4. 配置ChatTTS固定公网地址 前言 本篇文章主要介绍如何快速地在Windows系统电脑中本地部署ChatTTS开源文本转语音项目&#xff0c;并且我们还可以结合Cpolar内网穿透工具创建公网地址&#xff0c;随时随…

使用scss生成旋转圆圈

图片 html代码&#xff1a; <!DOCTYPE html> <html lang"en"><head><meta charset"UTF-8"><meta name"viewport" content"widthdevice-width, initial-scale1.0"><title>Document</title>…

Windows下MYSQL8.0如何恢复root权限

误操作把root权限清掉导致数据库无法登录&#xff08;确实很难受&#xff09;&#xff0c;在网上找了很多方法&#xff0c;发现没有很行之有效的方法&#xff0c;在多方尝试终于找到了适合敏感宝宝体质的方法。 C:\Users\Administrator>mysql -u root -P3307 ERROR 1045 (2…

通信工程学习:什么是USB通用串行总线

USB&#xff1a;通用串行总线 USB&#xff0c;全称Universal Serial Bus&#xff08;通用串行总线&#xff09;&#xff0c;是一种外部总线标准&#xff0c;用于规范电脑与外部设备的连接和通讯。以下是关于USB的详细介绍&#xff1a; 一、USB的定义与特点 USB的定义&#xff…

rtsp协议:rtsp协议参数介绍

目的&#xff1a; 实时流协议&#xff08;RTSP&#xff09;用于建立和控制单个或多个时间同步的连续媒体流&#xff0c;例如音频和视频。RTSP 通常不负责实际传输这些连续的媒体流&#xff0c;但可以将连续媒体流与控制流进行交错传输&#xff08;参见第 10.12 节&#xff09;。…

Xcode报错:Undefined symbols,Linker command failed with exit code1

这种编译报错点击Xcode左侧的小红叉这两行点击没反应&#xff0c;不知道具体报错原因怎么弄&#xff1f; 解决办法&#xff1a; 第一步&#xff1a;点周Xcode左侧工具栏的编译log日志按钮 第二步&#xff1a;第一步点击完Xcode左侧出现了编译历史列表&#xff0c;可以看到有报…

每个程序员都应该了解的硬件知识

作者:shizhaoyang 在追求高效代码的路上,我们不可避免地会遇到代码的性能瓶颈。为了了解、解释一段代码为什么低效,并尝试改进低效的代码,我们总是要了解硬件的工作原理。于是,我们可能会尝试搜索有关某个架构的介绍、一些优化指南或者阅读一些计算机科学的教科书(如:计…

taozige/Java语言的Netty框架+云快充协议1.5+充电桩系统+新能源汽车充电桩系统源码

云快充协议云快充1.5协议云快充1.6云快充协议开源代码云快充底层协议云快充桩直连桩直连协议充电桩协议云快充源码 介绍 云快充协议云快充1.5协议云快充1.6云快充协议开源代码云快充底层协议云快充桩直连桩直连协议充电桩协议云快充源码 软件架构 1、提供云快充底层桩直连协…

Kubernetes--深入理解Service与CoreDNS

文章目录 Service功能Service 的常见使用场景 Service的模式iptablesIPVS Service类型ClusterIPNodePortLoadBalancerExternalName Service的工作机制EndpointEndpoint 与 Service 的关系Endpoint 的工作原理命令操作 CoreDNSCoreDNS 的配置CoreDNS 的典型插件Corefile 示例Cor…