FPGA通信—千兆网（UDP）软件设计

一、PHY引脚功能描述

引脚	功能	描述
1	CLK25	CLK125:内部PLL生成的125MHz参考时钟，如MAC未使用125MHe时钟，则此引脚应保持浮动，
2 4 63	GND	接地
3	REG OUT	开关压器，1.05V输出
5 6 8 9 11 12 14 15	MDI[0]+ MDI[0]- MDI[1]+ MDI[1]- MDI[2]+ MDI[2]- MDI[3]+ MDI[3]-	差分信号输出，链接RJ45接口
7 13 33 48 59	AVDD10	模拟电源1.05V
10 20 26 37 49 60 64	AVDD33 VDDREG	接3.3V电源
18	RXDV PHY_AD2	接收包文数据使能信号。表示传物给PHY的数据有效 PHY地址位Bit2
24	RXC	接收包文的时钟信号，GMII、RGMII模式时，时钟正常是125MHZ
30	RXER	接收包文错误指示信号，表示此包文有错误
19 21 22 23 25 27 28 29	RXD0 RXD1 RXD2 RXD3 RXD4 RXD5 RXD6 RXD7	接收的数指总线，GMII使用8位，RGMII使用其中的4位
31	COL/MODE	半双工下的决突检测，上拉RGMII，下拉GMII
32	CRS	载波侦听
34	GTX CLK	发送包文的时钟信号，GMII、RGMII模式时，时钟必须是125MHZ
35	TXEN	发送包文数据使能信号。表示传输给本模块的数据有效
42	TXCLK	发送包文的时钟信号，非GMII、RGMII模式时使用，
47	TXER	发送包文错误指示信号，表示该包文是错误的，不常用，建议置为0即可（发送时必须位低电平，否则信号发不出来，踩过坑）
36 29 40 41 43 44 45 46	TXD0 TXD1 TXD2 TXD3 TXD4 TXD5 TXD6 TXD7	发送包文数措总线，，GMII使用8位，RGMII使用其中的4位
38	PHYRSTB	:复位引脚，低电平有效，低电平10ms，芯片所有寄存器将被活除
50	LED0 PHY_AD0	link 灯 PHY地址bit0
51	LED1 PHY_AD1	Ack灯 PHY地址bit1
53	MDC:	配接口的时钟线
54	MDIO	配曾接口中数据总线
55	PMEB	电源管理事件(支持3.3V和5V上拉），如果接收到魔术包或唤醒帧，则设置为低: 低激活，如果不使用此功能，此引脚将保持浮动
56	INTB	中断，状态变化为低电平，不使用保持悬空
57	ENSWREG	:3.3V启用开关调节器 V装用开关调节转
58	RSET	外部参考电阻器
61	CKXTAL1	外部25MHZ晶振输入
62	CKXTAL2	外部25MHZ晶振输入