1、什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑的特点：各触发器的时钟端全部连接在一起，并接在系统的时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2、同步电路和异步电路的区别？
同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与脉冲时钟同步。
3、时序设计的实质？
时序设计的实质就是满足每一个触发器的建立、保持时间的要求。
4、建立时间和保持时间的概念？
建立时间：触发器在时钟上升沿到来之间，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5、为什么触发器要满足建立时间和保持时间？
因为触发器内部数据的形成是需要一定时间的，如果不满足建立和保持时间，触发器阿静进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个回复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接收数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为时钟沿到来之后，除法器要通过反馈来锁存状态，从后级门传到前级门需要时间。
6、什么是亚稳态？为什么两级触发器可以防止亚稳态传播？
这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路叫做“一位同步器”，只能对一位异步信号进行同步。两级触发器可以防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来之后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入到亚稳态后的恢复时间 + 第二级触发器的建立时间 <= 时钟周期
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需要的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域来的异步异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。
7、系统最高速度计算（最快时钟频率）和流水线设计思想：
同步电路的速度是指同步系统时钟的速度，同步时钟越快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就越大。将设Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出段的延时时间；Tdelay是组合逻辑的延时；Tsetup是D触发器的建立时间。假设数据已被时钟打入到D触发器，那么数据到达第一个触发器的Q输出端需要的延时时间是Tco，经过组合逻辑的延时时间是Tdelay，然后到达第二个触发器的D端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco + Tdelay + Tsetup，也就是最小的时钟周期Tmin = Tco + Tdelay + Tsetup所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键。由于一般同步电路都大于一级锁存，而要使得电路稳定工作，时钟周期必须满足最大延时要求，故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中阿金插入触发器，并和原触发器使用相同的触发器。这就是所谓的“流水线”技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线设计插入触发器后，可以用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。流水线设计会在原数据通路上加入延时，硬件面积也会稍有增加。
8、时序约束的概念和基本策略？
时序约束主要包括周期约束、偏移约束、静态时序路径约束三种。通过附加时序约束可以综合布线工具调整映射和布局布线，使设计达到时序要求。
附加时序约束的一般策略是先附加全局约束，然后对快速和慢速例外路径附加专门约束。附加全局约束时，首先定义设计的所有时钟，对各时钟域内的同步元件进行分组，对分组附加周期约束，然后对FPGA/CPLD输入输出PAD附加偏移约束，对全组合逻辑的PAD to PAD路径附加约束。附加专门约束时，首先约束分组之间的路径，然后约束快、慢速例外路径和多周期路径，以及其他特殊路径。
9、附加约束的作用？
（1）提高设计的工作频率（减少了逻辑和布线延时）
（2）获得正确的时序分析报告（静态时序分析工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入约束，以便静态时序分析工具可以争取的输出时序报告）
（3）指定FPGA/CPLD的电气标准和引脚位置
10、FPGA设计工程师努力的方向？
SOPC、高速串行I/O、低功耗、可靠性、可测试性和设计验证流程的优化等方面。
随着芯片工艺的提高，芯片容量、集成度都在增加，FPGA设计也朝着高速、高集成度、低功耗、高可靠性、高可测、可验证性发展。芯片可测、可验证，正在成为复杂设计所必备的条件，尽量在上板之前查出bug，将发现bug的时间提前，这也是一些公司花大力气设计仿真平台的原因。
随着单板功能的提高、成本的压力、低功耗也逐渐进入FPGA设计者的考虑范围，完成相同的功能下，考虑如何能够使芯片的功耗最低，拘束Alter、Xilinx都在根据自己的芯片特点整理如何降低功耗的文档。高速串行IO的应用，也丰富了FPGA的应用范围。
11、对于多位异步信号如何进行同步？
对于一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），对于多位的异步信号可以采用如下方法：（1）可以采样保持寄存器加握手信号的方法（多数据、控制、地址）；（2）特殊的具体应用电路结构，根据应用的不同而不同；（3）异步FIFO（最常用的缓存单元是DPRAM）
12、锁存器（latch）和触发器（flip-flop）的区别？
电平另案的存储器件称为锁存器。可又分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储元件称为触发器。分为上升沿触发和下降沿触发。可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
13、FPGA芯片内有哪两种存储器资源？
FPGA芯片内有两种存储器资源：一种BLOCK RAM，另一种是由LUT配置成的内部存储器（也就是分布式ram）。BLOCK RAM由一定数量固定大小的存储块构成的，使用BLOCK RAM资源不占用额外的逻辑资源，并且速度快。但是使用的时候消耗的BLOCK RAM资源是其块大小的整数倍。
使用块ram就意味着能在芯片内优化的专用存储单元内，用很小的物理空间存储大量的数据。分布式RAM（Distribution RAM），这是用逻辑部分里的LUT搭建。想要构成一个与块RAM大小相当的存储器，需要用到大量的LUT（分布在较大的面积上），而且实现的结果还受到剧增的逻辑和布线延迟所造成的时序性能首先的影响。另一方面，用分布式RAM实现小存储器往往是有优势的，既是因为资源利用率，也是因为这样的布局更灵活（分布式存储可以靠近与之相互作用的部件，这样也就能有更快的时序性能）。块RAM往往还能用芯片所支持的最高时钟频率来工作。
14、什么是时钟抖动？
时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。是一个平均值为0的平均变量。
15、FPGA设计中对时钟的使用？
FPGA芯片有固定的时钟路径，这些路径能有效减少时钟抖动和偏差。需要对时钟进行相位移动或变频的时候，一般不允许对时钟进行逻辑操作，这样不仅会增加时钟的偏差和抖动，还会使时钟带上毛刺。一般的处理方法是采用FPGA芯片自带的时钟管理器如PLL、DLL或DCM，或者把逻辑转换到触发器的D输入（这些也是对时钟逻辑操作的替代方案）。
16、FPGA设计如何实现同步时序电路的延时？
异步电路一般是通过加buffer、两级与非门等来实现延时，但这是不适合同步电路实现延时的。在同步电路中，对于比较大的和特殊要求的延时，一般是通过高速时钟产生计数器，通过计数器来控制延时，对于比较小的延时，可以通过触发器打一拍，不过这样只能延迟一个时钟周期。
18、FPGA中可以综合实现为RAM、ROM、CAM的是那种资源及其注意事项？
三种资源：BLOCK RAM，触发器（FF）、查找表（LUT）
19、HDL语言的层次概念？
HDL语言是分层次的、类型的，最常用的层次概念有系统与标准级、功能模块级、行为级、寄存器传输级、门级。系统级、算法级、RTL级（行为级）、门级、开关级。
20、查找表的原理与结构？
查找表（look-up-table）简称LUT，LUT的本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL语言描述了一个逻辑电路以后，FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
21、IC设计前端到后端的流程和EDA工具？
设计前端也称为逻辑设计，后端设计也称物理设计，两者并没有严格的界限，一般设计到与工艺相关的设计就是后端设计。
（1）规格制定：客户向芯片设计公司提出设计要求
（2）详细设计：芯片设计公司根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。目前架构的验证一般基于systemC语言，对价后模型的仿真可以使用systemC的仿真工具。
（3）HDL编码
（4）仿真验证：modelsim
（5）逻辑综合：DC
（6）静态时序分析：Prime Time
（7）形式验证：Formality
22、寄生效应在IC和设计中怎样加以克服和利用？
寄生效应就是进入PCB并在电路中大肆破坏，原因不明的小故障。就是渗入高速电路中隐藏的寄生电容和寄生电感。其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的电容；通孔之间的相互影响，以及许多其他可能的寄生效应。
理想状态下，导线是没有电阻，电容和电感的。而在实际中，导线用到了金属铜，就有一定的电阻率，如果导线足够长，积累的电阻也是相当可观的。两条平行的导线，如果相互之间有电压差异，就相当于形成了一个平行板电容器。 通电的导线周围就会形成磁场，磁场就会产生感生点乘，会对电子的移动产生影响，可以说每天实际导线包括元器件的管脚都会产生感生电动势，这就是寄生电感。
在交流下，影响就非常巨大了。根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大的阻碍，也就可以折算成阻抗。这种寄生效应很难克服。只能通过优化线路，尽量使用管脚端的SMT元器件来减少其影响，要完全消除是不可能的。
23、什么是线与逻辑，要实现它在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连就可以实现与的功能。在硬件上要用OC门实现，由于不同的OC门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。OC门就是集电极开路门。OD门是漏极开路门。
24、什么是竞争与冒险现象？怎样判断？如何消除？
在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险（也就是由于竞争产生的毛刺叫做冒险）。
判断方法：加滤波电容，消除毛刺的影响；加选通信号，避开毛刺；增加冗余项消除逻辑冒险。
25、常用逻辑电平？TTL与CMOS电平可以直接互连？
常用的逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PCEL（Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver logic）、BTL（Backplan Transceiver Logic）、ETL（Enhanced Transceiver Logic）、GTLP（Gunning Transceiver Plus）、RS232、RS422、RS485（12V、5V、3.3V）
TTL和CMOS是不可以直接互连的，由于TTL是在0.3~3.6V之间，而CMOS则是有在12V的也有5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
用CMOS可直接驱动TTL；加上上拉电阻后，TTL可驱动CMOS。
上拉电阻用途：
（1）TTL电路驱动CMOS电路时，如果TTL电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上上拉电阻，以提高输出电平的值。
（2）OC门电路必须加上拉电阻，以提高输出的高电平值
（3）为加大输出引脚的驱动能力，有的单片机管脚也常使用上拉电阻。
（4）在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷电路。
（5）芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
（6）提高总线的抗电磁干扰能力。管脚悬空比较容易接受外界的电磁干扰
（7）长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括：
（1）从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小
（2）从确保足够的驱动电流考虑应当足够小；电阻小，电流大
（3）对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点，通常在1k到10k之间U型你去，对于下来电阻也有类似的道理
OC门电路必须加上拉电阻，以通过输出的高电平值。
26、IC设计中同步复位和异步复位的区别？
同步复位在时钟沿变化，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
27、MOORE和MEALY状态机的特征？
Moore状态机的输出仅与当前状态值有关，且只在时钟边沿到来时才会有状态变化。
Mealy状态机的输出不仅与当前状态值有关，且与当前输入值有关
28、多时钟域设计中，如何处理信号跨时钟域？
不同时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响。
信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；数据或地址总线跨时钟域时可以采用异步FIFO来实现时钟同步；第三种方法就是采用握手信号。
29、静态、动态时序模拟的优缺点？
静态时序分析是采用穷尽分析法来提取整个电路存在的所有时序路径，计算信号在这些路径上传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度快，占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可以利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；
30、一个四级MUX，其中第二级信号为关键信号，如何改善timing?
将第二级信号放到最后一级输出，修改片选信号，保证其优先级未被改变？？？
31、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么？给出输出，使得输出依赖关键路径？
关键路径就是输入到输出延时的最大路径，找到关键路径就能求得最大时钟频率。
32、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？
和载流子有关，P管是空穴导电，N管是电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电时间相等。
33、用mos管搭一个二输入与非门？
与非门：上（PMOS）并下（NMOS）串
或非门：上（PMOS）串下（NMOS）并
39、用一个二选一和inv实现异或？
A连接的是地址输入端，B和B非连接的是数据选择端，Z对应的输出端，使能端固定接地置零（没画出来）。
A为1时：选择D0输出端，当B=1时，输出为0。当B=0时，输出为1，所以要在D0那里加一个反相器
A为0时：选择D1输出端，当B=1时，输出为1。当B=0时，输出为0。
上面的与门：当A=1时，选择B，输出为1B，若B=1，输出1。若B=0，输出0
当A=0时，选则输出0，最后的结果AB，也是0
同理分析其余三个选择电路。
实现异或需要2个二选一电路
电路为：A？（B？0：1） ： （B？1:0）
上图中间的2选1多路器就是实现的传输门的作用，所以可以直接换成B。所以转换成如下电路：
40、画出CMOS电路的晶体管级电路图，实现Y=AB + C(D+E)。画出Y=AB+C的CMOS电路图，画出Y=AB+CD的CMOS的电路图
利用与非门和或非门实现
Y=AB+CD，需要三个两输入与非门
Y=AB+C，需要一个反相器，两个两输入与非门
Y=AB+C(D+E)，需要两个两输入或非门，一个反相器，两个两输入与非门。或者是一个三输入与非门，两个梁输入或非门
41、利用4选1实现F(x,y,z)=xz+yz’
41、用与非门等设计全加器？
S=（A’B + AB’）⊕Cin=A’B’Cin + ABCin + A’BCin’ + AB’Cin’
Cout = A’BCin + AB’Cin + AB
42、latch和register的区别，为什么现在多用register，行为级描述中latch如何产生的？
latch是电平触发，register是边沿触发，register在同一时钟边沿触发下动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。
43、用D触发器做一个二分频电路？画出逻辑电路？
module div2(input clk,input rst_n,output reg o_clk
);always @ (posedge clk or negedge rst_n) beginif(!rst_n) begino_clk <= 1'b0;endelse begino_clk <= ~o_clk;end
endendmodule
47、什么是状态图？
状态图是以几何图形的方式描述时序逻辑电路的状态转移规律以及输入与输出的关系。
48、设计一个可预置初值的7进制循环计数器？
module counter7(input clk,input rst_n,input load,input [2:0] data,output reg [2:0] cout
);always @ (posedge clk or negedge rst_n) beginif(!rst_n) begincout <= 3'd0;endelse if(load) begincout <= data;endelse if(cout >= 3'd6) begincout <= 3'd0;endelse begincout <= cout + 1'b1;end
endendmodule
49、你知道的可编程逻辑器件有哪些？
PAL 、 PLA 、 GAL、 CPLD、 FPGA
50、用Verilog写一段代码，实现消除一个glith（毛刺）？
module glitch(input clk,input data,output reg q_out
);reg q1;
always @ (posedge clk) beginq1 <= data;q_out <= q1;
end endmodule51、 SRAM、FLASH MEMORY、DRAM、SSRAM及SDRAM的区别？
SRAM ：静态随机存储器，存取速度快，但容量小，掉电后数据会损失，不像DRAM需要不停的REFRESH，制造成本高，通常用来作为快取（CACHE）记忆体使用。
FLASH ： 闪存，存取速度慢，容量大，掉电后数据不会丢失。
DRAM ：动态随机存储器，必须不断的重新的加强（REFRESH）电位差量，否则电位差将降低至无法有足够的能量表现每一个记忆单位处于何种状态。价格比SRAM便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。
SSRAM ： 即同步静态随机存取存储器。对于SSRAM的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其他控制信号均与时钟信号相关。
SDRAM：即同步动态随机存取存储器。
52、有四种复用方式，频分多路复用，写出另外三种？
四种复用方式：频分多路复用（FDMA）、时分多路复用（TDMA）、码分多路复用（CDMA）、波分多路复用（WDMA）。
53、给出一个组合逻辑电路，要求分析逻辑功能。
所谓组合逻辑电路的分析，就是找出组合逻辑电路输出和输入之间的关系，并指出电路的逻辑功能。
分析过程一般按下列步骤进行：
（1）根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式
（2）根据输出函数表达式列出真值表
（3）用文字概括电路的逻辑功能
54、如何防止亚稳态？
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于震荡状态， 并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法：
（1）降低系统时钟频率
（2）用反应更快的触发器
（3）引入同步机制，防止亚稳态传播
（3）改善时钟质量，用边沿变化快速的时钟信号
56、基尔霍夫定理的内容？
基尔霍夫定理包括电流定律和电压定律
电流定律：在集总电路中，在任一瞬间，流向某一节点的电流之和恒等于由该结点流出的电流之和。
电压定律：在集总电路中，在任一瞬间，沿电路中的任一回路绕行一周，在该回路上电动势之和衡等于各电阻上的电压降之和。
57、描述反馈电路的概念，举例说明。
反馈，就是在电路系统中，把输出回路中的电量（电压或电流）输入到输入回路中去。
反馈的类型有：电压穿串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。
负反馈的优点是：讲点放大器的增益灵敏度，该变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效的扩展放大器的通频带，自动调节作用。
电压负反馈的特点：电路的输出电压趋向于维持恒定。
电流负反馈的特点：电路的输出电流趋向于维持恒定。
58、有源滤波器和无源滤波器的区别。
无源滤波器：这种电路主要有无源元件R、L和C组成。
有源滤波器：集成运放和R、C组成，具有不用电感、体积小、重量轻等优点
集成运放的开环电压增益和输出阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做的很高。
63、名词解释
CMOS（Complementary Metal Oxide Semiconductor），互补金属氧化物半导体，电压控制的一种放大器件。是组成CMOS数字集成电路的基本单元。
MCU（Micro Controller Unit）中文名是微控制单元，又称单片微型计算机（Single Chip Microcomputer）或者单片机，是指随着大规模集成电路的出现及其发展，将计算机的CPU、RAM、ROM定时计数器和多种I/O接口集成在一片芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。
RISC（Reduced Instruction Set Computer，精简指令集计算机）是一种执行较少类型计算机指令的微处理器，起源于80年代的MIPS主机（即RISC机），RSIC机中采用的微处理器统称RISC处理器。这样一来，它能够以更快的速度执行操作（每秒执行更多百万条指令，即MIPS）。因此计算机执行每个指令类型都需要额外的晶体管和电路器件，计算机指令集越大就会使微处理器更复杂，执行操作也会更慢。
CICS（Complex Introduction Set Copmuter，复杂指令系统计算机），微处理是台式计算机系统的基本处理部件，每个微处理器核心是运行指令的电路。指令由完成任务的多个步骤所组成，把数值传送进寄存器或进行相加运算。
DSP（Digital Signal Process）是一种独特的微处理器，是以数字信号来处理大量信息的器件。其工作原理是接收模拟信号，转换为0或1的数字信号。再对数字信号进行修改、删除、强化、并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅是可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。
FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。
ECC是“Error Correcting Code”的简写，中文名称是“错误检查和纠正”。ECC是一种能够实现“错误检查和纠正”的技术，ECC内存就是应用了这种技术的内存，一般多应用在服务器及图形工作站上，这将使整个电脑系统在工作时更趋于安全稳定。
71、用逻辑门画出D触发器
电平触发的D触发器（D锁存器）
边沿触发的D触发器，由两个D锁存器构成。
88、什么叫做OTP片（OTP一次性可编程）、掩膜片，两者的区别是？
OTP与掩膜OTP是一次性写入的单片机。过去认为一个单片机的成熟是以投产掩膜型单片机为标志的。由于掩膜需要一定的生产周期，而OTP型单片机价格不断下降，使得近年来直接使用OTP完成最终产品制造更为流行。它较之掩膜具有生产周期短、风险小的特点。近年来，OTP型单片机需求量大幅度上扬，为适用这种需求许多单片机都采用了在系统编程技术。未编程的OTP芯片可采用裸片技术或表面贴技术，先焊在印刷板上，让通过单片机上引出的编程线、串行数据、时钟线等对单片机编程。解决了批量写OTP芯片时容易出现的芯片与写入器接触不好的问题。使OTP的裸片得以广泛使用，降低了产品的成本，编程线与I/O先共用，不增加单片机的额外引脚。而一些生产厂商推出的单片机不再有掩膜，全部为有ISP功能的OTP。
90、描述你对集成电路设计流程的认识。
制定规格书–任务划分–设计输入–功能仿真–综合–优化–布局布线–时序仿真时序分析–芯片流片–芯片测试验证
95、是否接触过自动布局布线？说出一两中工具软件。自动布局布线需要哪些基本元素？
自动布局布线其基本流程如下：
（1）读入网表，跟foundry提供的标准单元库和Pad库以及宏模块库进行映射；
（2）整体布局，规定了芯片的大致面积和管脚位置以及宏单元位置等粗略的信息；
（3）读入时序约束文件，设置好timing setup菜单，为后面进行时序驱动的布局布线做准备；
（4）详细布局，力求使后面布线能顺利满足布线布通率100%的要求和时序的要求；
（5）时钟树综合，为了降低clock skew而产生由许多buffer单元组成的“时钟树”；
（6）布线，先对电源线和时钟信号布线，然后对信号线布线，目标是最大程度地满足时序；
（7）为满足design rule从而foundry能成功制造出该芯片而做的修补工作，如填充一些dummy等。
