vscode编写verilog的插件:
插件名称:verilog_testbench,用于自动生成激励文件
安装教程:基于VS Code的Testbench文件自动生成方法——基于VS Code的Verilog编写环境搭建SP_哔哩哔哩_bilibili
优化的方法:https://blog.csdn.net/qq_39498701/article/details/84668833
遇到的问题:
https://blog.csdn.net/m0_71959044/article/details/133764204
一、代码对齐插件
安装插件verilog-simplelign
ctrl + L:实现代码的格式化,对齐等。
操作前的排版:
操作后的排版:快捷键ctrl + L
二、自动生成testbench文件
shift+ctrl+P-->输入testbench(注意当前文件要切换在要生成的测试模块当中)--->回车
激励文件生成方法1:shift+ctrl+P(注意当前文件要切换在要生成的测试模块当中,如data_gen.v)–>输入testbench—>回车
会在终端生成:
激励文件生成方法2:
1.打开文件对应的文件夹(这步不能少,否则路径不对):
2.选择“在集成终端中打开”,打开终端
3.在终端中输入:createtb xxx.v
createtb data_gen.v
会生成一个tb_data_gen.v的文件。
三、在vivado设置打文件使用vscode
https://blog.csdn.net/qq_39498701/article/details/84668833
解决乱码的问题:
选着通过编码重新打开,输入GBK
---晓凡 2023年11月18日于武汉书