【Verilog学习日常】—牛客网刷题—Verilog快速入门—VL24

边沿检测

有一个缓慢变化的1bit信号a,编写一个程序检测a信号的上升沿给出指示信号rise,当a信号出现下降沿时给出指示信号down。
注:rise,down应为单脉冲信号,在相应边沿出现时的下一个时钟为高,之后恢复到0,一直到再一次出现相应的边沿。

使用Verilog HDL实现以上功能并编写testbench验证。

输入描述:

clk:系统时钟信号

rst_n:异步复位信号,低电平有效

a:单比特信号,作为待检测的信号

输出描述:

rise:单比特信号,当输入信号a出现上升沿时为1,其余时刻为0

down:单比特信号,当输入信号a出现下降沿时为1,其余时刻为0

解题思路:

对单比特信号a的判定是对a的上升沿和下降沿的判定,如图所示:

(注:信号a的变化均在时钟信号的上升沿来临时进行采集(如何理解这句话?))

因此,不仅要判断a的值,还要判断当前a^{'}的值;

代码如下:
`timescale 1ns/1ns
module edge_detect(input clk,input rst_n,input a,output reg rise,output reg down
);reg a_b;always @(posedge clk or negedge rst_n) begina_b <= a;endalways @(posedge clk or negedge rst_n) beginif (!rst_n) beginrise <= 1'b0;down <= 1'b0;endelse beginif (a_b == 1'b0 && a == 1'b1) beginrise <= 1'b1;down <= 1'b0;endelse if  (a_b == 1'b1 && a == 1'b0) beginrise <= 1'b0;down <= 1'b1;endelse beginrise <= 1'b0;down <= 1'b0;endendendendmodule

该代码下的RTL视图如下所示:

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