Verilog基础，原码，反码与补码的概念

Verilog模块初认识

1、Verilog模块(Module)

Verilog中的module可以看成一个具有输入输出端口的黑盒子，该黑盒子有输入和输出接口(信号)，通过把输入在盒子中执行某些操作来实现某项功能。(类似于C语言中的函数)

图1 模块示意图

1.1 模块描述

图1 所示的顶层模块(top_module)结构用Verilog语言可描述为：

module top_module(

input a,

input b,

output out

);

endmodule

🔹 模块以module 开始，endmodule结束

🔹 top_module 为模块名

🔹 input : 为输入端口

🔹 output: 为输出端口

🔹 所有代码必须处于module模块中

注意事项：每个模块应单独处于一个.v文件中，模块名即为文件名(规范代码！)

1.2 模块输入输出信号

🔹 输出：output

🔹 输入：input

模块的输入输出端口都可看出模块的信号，若不写信号类型则默认为wire类型信号！
也可以增加如下宏定义：`default_nettype wire，模块中的wire 类型声明就可以缺省。

input wire a;或者input a ;

除了wire型信号，还有reg型信号 output reg out;(在module 声明时，建议是wire类型input ;reg类型 output)

1.3 模块实例化

通过模块实例化，可以把top_module看成C语言中的主函数，次级模块mod_a看作次级功能函数，这样就可以在主函数中调用其他函数来完成相应的功能。

在top_module中实例化mod_a的方式为：模块实例化语法：模块名实例名(定义连接port的信号);

module top_module(

input a,

input b,

output out

);

mod_a instance2(.in1(a), .in2(b), .out(out)

);

endmodule

🔹 按mod_a定义的端口顺序实例化: mod_a instance1 (a, b, out);

🔹 按mod_a端口名实例化: mod_a instance2 (.in1(a), .in2(b), .out(out));

2 、逻辑块(always、generate、initial)

2.1 always逻辑块

always块可构建组合逻辑块和时序逻辑块，复杂的逻辑操作都需要处于该逻辑块中，如if、case、for等,所谓的逻辑块，最特殊的标志就是begin…end

(1) 组合逻辑块

always @(*) begin … end

🔹 always逻辑块中任意信号变化时立即触发，执行begin - end之间的语句

🔹 begin - end用于将多条语句组成一个代码块，只有一条语句时可省略

(1) 时序逻辑电路

always @(posedge clk_sys) begin … end

🔹 clk 信号的上升沿触发

🔹 posedge: 上升沿

🔹 negedge: 下降沿

2.2 generate逻辑块

generate主要结合for循环使用，主要用途有：

🔹 对向量中的多个位进行重复操作

🔹 对同一个模块进行多次重复实例化

操作向量

genvar i; //generate 逻辑块关键计数器

generate

for (i = 0; i < 8; i++) begin : bit_ctrl

assign out[i] = ^in[8-1:i];

end

endgenerate

2.模块重复多次实例化

genvar i;

generate

for (i = 0; i < 8; i++) begin : GEN_MOD_A

mod_a instance2(.in1(a), .in2(b), .out(out));

end

endgenerate

🔹 模块多次实例化时必须写每个begin_end结构的名称(GEN_MOD_A),一般大写,便于区分；

🔹 仿真器会通过GEN_MOD_A来标识生成结构: GEN_MOD_A [0], GEN_MOD_A [1]...

2.3 initial逻辑块
initial块可以理解为一个初始化块，在initial的起始位置的语句在系统0时刻即开始执行，之后如果遇到延时，则延时之后执行接下来的语句。

initial模块是不可综合的，一般仅在仿真中做一些信号与时钟的初始化使用外。

initial begin … end

3 、赋值方式

Verilog 中赋值方式有两种：阻塞赋值、非阻塞赋值

阻塞赋值的赋值号用“=”表示，其对应的电路结构只与输入电平的变化有关系。可以将阻塞赋值的操作即把当前赋值号右边的值赋给左边之后，才允许下一条赋值语句执行。串行块（begin...end）中的各条阻塞型过程赋值语句将以它们在顺序块后的排列次序依次执行。赋值语句结束，变量值立即改变。阻塞是指在同一个always块中，其后面的赋值语句从概念上是在前一句赋值语句结束后再开始下面的赋值。

非阻塞赋值的赋值号用“<=”表示，其对应的电路结构往往与时钟触发沿有关系，只有在触发沿的时候才能进行非阻塞赋值。非阻塞操作开始时计算非阻塞赋值符的赋值号右边的语句，赋值操作结束时才更新赋值号左边的语句。在计算非阻塞赋值号右边的语句和更新赋值号左边的语句期间，其他的verilog语句都能同时计算赋值号右边的语句。

Verilog基础语法

1.1 标识符

(1) 用途：标识符用于定义常数、变量、信号、端口、参数名、模块名等。

(2) 组成：字母、数字、$、下划线任意组合而成

(3) 注意事项：

🔹 区分大小写(Verilog 和 verilog是不同的)

🔹 第一个字符只能是字母或下划线

1.2 逻辑值与逻辑运算

1.2.1 逻辑值

Verilog中有4种逻辑值：0、1、x、z

🔹 0: 低电平

🔹 1：高电平

🔹 x: 表示状态未知

🔹 z：表示高阻状态

1.2.2 逻辑运算

(1) 逻辑运算符：&&(与)、==（相等）、||（或）、!=（不等）

🔹 如 m&&n : 判断m和n是否全为真(非0即为真)，真则输出1'b1，否则输出1'b0 (4’b1010&4’b0101 = 1’b1)

🔹 最后输出结果只有1bit

(2) 按位运算符：&、|、~、^、~&、~^、~|

🔹 如 m&n : 是把m的每一位与n的每一位按位做与运算 (4’b1010&4’b0101 = 4’b0000)

🔹 输出结果与m/n的bit数相同

(3) 归约运算符： &、|、~、^、&、~^、~|

🔹 只有一个参量参与运算时( &为一元运算符),表示归约与，即向量内部进行与运算

即(&4’b0101 = 0&1&0&1 = 1'b0 )，最后输出结果只有1bit

1.3 常量的表示方法

与C语言类似，常量主要有：整数型、实数型和字符串型三种

1.3.1 用十进制整数表示整型常量

(1) 正数：直接写 10 表示位宽为32bit的十进制整数(系统默认)

(2) 负数：-10需要用二进制补码表示，多了一位符号位(1 1010)

(3) 用科学计数法表示：12.345e3 表示 12345

1.3.2 用基数法表示整数型常量

(1) 二进制(b): 8'b1000_1100

(2) 十六进制(h): 8'h8c

(3) 八进制(o): 8'o214

(4) 十进制(d): 8'd140

🔹 当表示二进制时，最好每4位写一个下划线以增强可读性：如8'b1000_1100 与8'b10001100 是一样的

🔹 基数表示法中遇到x时：十六进制表示4个x，八进制中表示3个x

🔹 当位宽大于二进制位数时左边自动补0，小于二进制数时2从左边截断！

1.3.3 字符串(用双引号)

(1) 每个字符由1个8位的ASCII码值表示，即需要1byte存储空间

(2) 如：“Hello world” 字符串由11个ASCII符号构成，需要11byte存储空间

1.4 注释方式

Verilog中注释主要有行注释(//)和块注释(/* .... */)两种

1.5 变量(wire、reg)

Verilog中的变量主要有两种：wire和reg

1.5.1 wire

(1) 线网型(wire): 表示电路间的物理连接，wire定义的变量也可看成信号端口

(2) 当两个wire信号被连续赋值时，在逻辑块中会被映射成真实的物理连线，此时这两个信号端口的变化是同步的

1.5.2 reg

(1) 寄存器型(reg): 表示一个抽象的数据存储单元

(2) reg 具有对某一时间点状态进行保持的功能

1.5.3 用法与注意事项

(1) 在always、initial语句中被赋值的变量(赋值号左边的变量)都是reg型变量

(2) 在assign语句中被赋值的变量，为wire型变量

1.6 向量(vector)与参数(常量)

1.6.1 parameter 参数(常量)

(1) 参数是一种常量，通常出现在module内部，常被用于定义状态、数据位宽等

parameter STATE = 1’b0;

(2) 只作用于声明的那个文件，且可以被灵活改变，可进行参数传递。

(3) 局部参数localparam，只在本模块中使用

localparam IDLE = 1’b0;

(4) 参数的名称一般为大写，以区分其他变量 ,局部参数不可传递。

1.6.2 向量(vector)

vector(向量)，是一组信号的集合,可视为位宽超过1bit 的 wire 信号。

(1) 定义方式：

🔹 [upper:lower] 定义位宽，如 [7:0] 表示位宽为8 bit ，即upper=7，lower=0

🔹 vector_name可以一次写多个向量

1.6.3 向量bit选择

🔹 a[3:0] 取向量a的0~4位数据

🔹 b[n] 取向量b的第n位数据

🔹 c[-1:-2] 取向量c的最低2位数据

🔹 c[0:3] 取向量c的最高4位数据

1.7 三元表达式

condition?if_ture:if_false

当条件为真，表达式值为if_true ，否则表达式值为if_false。

2 条件语句与循环语句

2.1 分支语句(if-else、case)

2.1.1 if-else语句

if(condition)

statement 1;

else

statement 2;

(1) 所有if-else语句都应写成如上的形式

(2) 根据条件表达式依次比较，存在优先级！

2.1.2 case 语句

case(condition):

c1: ;

…

default : ;

endcase

各分支语句间不存在优先级！

2.2 for循环语句

for (i= 0;i<8;i=i+1)begin

function<循环语句>

end

🔹 执行<循环语句>8次，一般generate一起使用。

3 关系运算符(>、<、>=、<=)

🔹 运算结果为真返回 1

🔹 运算结果为假返回 0

🔹 若某个操作数值不定(x)，则返回值为 x

3.1 拼接运算符({ , })

3.1.1 拼接

用一对花括号加逗号组成“{ , }”拼接运算符，逗号隔开的数据按顺序拼接成新数据！

3.2 移位运算符

移位运算符用于将左边操作数左移或右移指定的位数！移位后空闲位用0填充。

🔹 左移运算符：<<

如：4‘b1101 << 3 结果为：4‘b1000

🔹 右移算法符: >>

如：4‘b1101 >> 3 结果为：4‘b0001

🔹 移位运算符其他用途：左移一位可以看成是乘以 2，右移一位可以看成是除以 2。

🔹 移位运算符代替乘除法可以节省资源！

3.3 有符号数与无符号数

$signed() & $unsigned()

$signed() 和 $unsigned() 本质是在做符号扩展

Verilog中没有“有符号数”的概念，都是在做无符号运算

Verilog * 在做无符号乘积

原码、反码与补码

计算机中的有符号数有三种表示方法，即原码、反码和补码(Sign Magnitude, One's Complement, Two's Complement) 三种表示方法均有符号位和数值位两部分，符号位都是用0表示“正”，用1表示“负”，而数值位，三种表示方法各不相同。在现代计算机系统中，数值一律用补码来表示数值和存储。补码的好处可以将符号位和数值域统一处理；加法和减法也可以统一处理。

1. 机器数和真值

在学习原码, 反码和补码之前, 需要先了解机器数和真值的概念.

1.1、机器数与真值

一个数在计算机中的二进制表示形式, 叫做这个数的机器数。机器数是带符号的，在计算机用一个数的最高位存放符号, 正数为0, 负数为1。

比如，十进制中的数 +3 ，计算机字长为8位，转换成二进制就是00000011。如果是-3，就是 10000011 。那么，这里的 00000011 和 10000011 就是机器数。

因为机器数的第一位是符号位，所以机器数的真实值就包含符号位与绝对值。例如上面的有符号数 10000011，最高位1代表负，真正数值是 -3。将带符号位的机器数对应的真正数值称为机器数的真值。

0000 0001的真值 = +000 0001 = +1，1000 0001的真值 = –000 0001 = –1

2. 原码, 反码, 补码的基础概念和计算方法

在探求为何机器数编码要使用补码之前, 让我们先了解原码, 反码和补码的概念。对于一个数, 计算机要使用一定的编码方式进行存储。原码, 反码, 补码是机器存储一个具体数字的编码方式。

2.1. 原码

原码就是符号位加上真值的绝对值, 即用第一位表示符号, 其余位表示值. 比如8bit 二进制原码:

[+1]原 = 0000 0001

[-1]原 = 1000 0001

第一位是符号位. 因为第一位是符号位, 所以8位二进制数的取值范围就是:

[1111 1111 , 0111 1111]

即[-127 , 127]，原码是人脑最容易理解和计算的表示方式.

2.2. 反码

反码的表示方法是:正数的反码是其本身；负数的反码是在其原码的基础上, 符号位不变，其余各个位取反.

[+1] = [00000001]原 = [00000001]反

[-1] = [10000001]原 = [11111110]反

2.3. 补码

补码的表示方法是:正数的补码就是其本身；负数的补码是在其原码的基础上, 符号位不变, 其余各位取反, 最后+1. (即在反码的基础上+1)

[+1] = [00000001]原 = [00000001]反 = [00000001]补

[-1] = [10000001]原 = [11111110]反 = [11111111]补

3. 为何要使用原码, 反码和补码

在开始深入学习前,建议是先"死记硬背"上面的原码, 反码和补码的表示方式以及计算方法。现在我们知道了计算机可以有三种编码方式表示一个数. 对于正数因为三种编码方式的结果都相同:

[+1] = [00000001]原 = [00000001]反 = [00000001]补

正数不需要过多解释. 但是对于负数:

[-1] = [10000001]原 = [11111110]反 = [11111111]补

可见原码, 反码和补码是完全不同的. 既然原码才是被人脑直接识别并用于计算表示方式, 为何还会有反码和补码呢?

首先, 因为人脑可以知道第一位是符号位, 在计算的时候我们会根据符号位, 选择对真值区域的加减. 但是对于计算机, 加减乘数已经是最基础的运算, 要设计的尽量简单. 计算机辨别"符号位"显然会让计算机的基础电路设计变得十分复杂! 于是人们想出了将符号位也参与运算的方法. 我们知道, 根据运算法则减去一个正数等于加上一个负数, 即: 1-1 = 1 + (-1) = 0 , 所以机器可以只有加法而没有减法, 这样计算机运算的设计就更简单了.